图书介绍
数字系统设计与Verilog HDL 第3版pdf电子书版本下载
- 王金明编著 著
- 出版社： 北京：电子工业出版社
- ISBN：9787121079900
- 出版时间：2009
- 标注页数：333页
- 文件大小：74MB
- 文件页数：346页
- 主题词：数字系统－系统设计；硬件描述语言，Verilog HDL－程序设计
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图书目录
第1章 EDA技术与数字系统设计 1
1.1 EDA技术及其发展 1
1.2 数字系统设计技术 4
1.2.1 Top-down设计 4
1.2.2 Bottom-up设计 5
1.2.3 IP复用技术与SoC 5
1.3 数字系统设计的流程 7
1.3.1 输入 8
1.3.2 综合 10
1.3.3 适配 10
1.3.4 仿真 11
1.3.5 编程 11
1.4 常用的EDA软件工具 11
1.5 EDA技术的发展趋势 15
习题 16
第2章 FPGA/CPLD器件 17
2.1 PLD的分类 17
2.1.1 按集成度分类 18
2.1.2 按编程特点分类 19
2.1.3 按结构特点分类 19
2.2 PLD的基本原理与结构 20
2.2.1 PLD器件的基本结构 20
2.2.2 PLD电路的表示方法 21
2.3 低密度PLD的原理与结构 22
2.4 CPLD的原理与结构 27
2.4.1 宏单元结构 27
2.4.2 典型CPLD的结构 28
2.5 FPGA的原理与结构 30
2.5.1 查找表结构 30
2.5.2 典型FPGA的结构 32
2.5.3 FPGA结构的发展 36
2.6 FPGA/CPLD的编程元件 37
2.6.1 熔丝型开关 37
2.6.2 反熔丝 38
2.6.3 浮栅编程元件 38
2.6.4 SRAM编程元件 41
2.7 边界扫描测试技术 41
2.8 FPGA/CPLD的编程与配置 43
2.8.1 在系统编程 43
2.8.2 CPLD器件的编程 44
2.8.3 FPGA器件的配置 45
2.9 FPGA/CPLD器件概述 50
2.10 PLD的发展趋势 53
习题 54
第3章 Quartus II集成开发工具 55
3.1 Quartus II原理图设计 55
3.1.1 半加器原理图输入 55
3.1.2 半加器设计与仿真 59
3.1.3 全加器设计与仿真 63
3.2 Quartus II的优化设置 64
3.2.1 Settings设置 64
3.2.2 分析与综合设置 66
3.2.3 优化布局布线 66
3.3.4 设计可靠性检查 72
3.3 Quartus II的时序分析 75
3.3.1 时序设置与分析 75
3.3.2 时序逼近 77
习题 80
第4章 基于宏功能模块的设计 85
4.1 乘法器模块 85
4.2 除法器模块 88
4.3 计数器模块 90
4.4 常数模块 92
4.5 锁相环模块 94
4.6 存储器模块 97
4.7 其他模块 101
习题 103
第5章 Verilog HDL设计初步 105
5.1 Verilog HDL简介 105
5.2 Verilog HDL设计举例 106
5.3 Verilog HDL模块的结构 109
5.4 Synplify pro/Synplify综合器 112
习题 119
第6章 Verilog HDL语法与要素 120
6.1 Verilog HDL语言要素 120
6.2 常量 121
6.3 数据类型 124
6.3.1 net型 124
6.3.2 variable型 125
6.4 参数 127
6.5 向量 127
6.6 运算符 129
习题 134
第7章 Verilog HDL行为语句 135
7.1 过程语句 135
7.1.1 always过程语句 136
7.1.2 initial过程语句 139
7.2 块语句 140
7.2.1 串行块begin-end 140
7.2.2 并行块fork-join 141
7.3 赋值语句 142
7.3.1 持续赋值与过程赋值 142
7.3.2 阻塞赋值与非阻塞赋值 143
7.4 条件语句 144
7.4.1 if-else语句 144
7.4.2 case语句 145
7.5 循环语句 148
7.5.1 for语句 148
7.5.2 repeat、while、for语句 149
7.6 编译指示语句 151
7.7 任务与函数 153
7.7.1 任务（task） 153
7.7.2 函数（function） 155
7.8 顺序执行与并发执行 158
习题 159
第8章 数字设计的层次与风格 162
8.1 数字设计的层次 162
8.2 结构描述 162
8.2.1 Verilog HDL内置门元件 163
8.2.2 门级结构描述 165
8.3 行为描述 166
8.4 数据流描述 167
8.5 不同描述风格的设计 168
8.6 基本组合电路设计 172
8.6.1 门电路 172
8.6.2 编译码器 174
8.6.3 数据选择器 176
8.6.4 其他组合电路 176
8.7 基本时序电路设计 177
8.7.1 触发器 177
8.7.2 锁存器与寄存器 178
8.7.3 计数器与串并转换器 180
8.7.4 简易微处理器 181
习题 182
第9章 Verilog HDL设计进阶 184
9.1 加法器设计 184
9.1.1 级连加法器 184
9.1.2 并行加法器 185
9.1.3 超前进位加法器 186
9.1.4 流水线加法器 188
9.2 乘法器设计 188
9.2.1 并行乘法器 189
9.2.2 移位相加乘法器 191
9.2.3 加法树乘法器 193
9.2.4 查找表乘法器 195
9.3 乘累加器（MAC） 195
9.4 奇数分频与小数分频 197
9.4.1 奇数分频 197
9.4.2 半整数分频与小数分频 198
9.5 数字跑表 201
9.6 数字频率计 202
9.7 交通灯控制器 205
9.8 乐曲演奏电路 208
9.9 实用多功能数字钟 212
习题 216
第10章 数字设计的优化 218
10.1 设计的可综合性 218
10.2 流水线设计技术 220
10.3 资源共享 223
10.4 有限状态机（FSM）设计 226
10.4.1 基于状态机的设计 226
10.4.2 基于状态机的设计要点 231
10.5 多层次结构电路的设计 233
10.6 进程 236
10.7 阻塞赋值与非阻塞赋值 237
10.8 FPGA设计中毛刺的消除 241
习题 244
第11章 数字电路的仿真 246
11.1 系统任务与系统函数 246
11.2 用户自定义元件（UDP） 250
11.3 延时模型的表示 254
11.4 数字电路的仿真 256
11.4.1 测试平台（Test Bench） 256
11.4.2 组合电路的仿真 259
11.4.3 时序电路的仿真 262
习题 263
第12章 数字设计实例 264
12.1 基于FPGA实现点阵式液晶显示控制 264
12.1.1 GDM12864的结构及指令 264
12.1.2 显示数据提取与设计源代码 265
12.2 基于CPLD实现字符液晶显示控制 269
12.2.1 字符液晶HS162结构及指令 269
12.2.2 状态机设计及源代码 272
12.3 VGA彩条信号发生器 275
12.3.1 VGA显示原理 276
12.3.2 源码及仿真 277
12.4 VGA图像显示控制器设计 279
12.5 异步串行接口（UART）设计 281
12.5.1 UART工作原理 282
12.5.2 源码及仿真 283
12.6 直接数字频率合成器（DDS） 285
12.6.1 DDS原理与顶层设计 285
12.6.2 分模块设计 287
12.6.3 使用嵌入式逻辑分析仪进行在线测试 291
12.7 等精度频率计 294
12.8 FIR数字滤波器 296
12.9 CRC校验码 299
习题 302
附录A Verilog-2001语法结构 304
附录B Verilog-2002语法结构 317
附录C Verilog HDL（IEEE Std 1364-1995）关键字 325
附录D Verilog HDL（IEEE Std 1364-2001）关键字 326
附录E Quartus II支持的Verilog HDL结构 327
附录F Synplify Pro/Synplify可综合的Verilog结构 329
附录G 有关术语与缩略语 330