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第1章 逻辑电路导论 1

1.1开关电路数学表示方法初步 1

1.1.1真值表 1

1.1.2二进制编码 2

1.1.3真值表的常见形式 3

1.1.4分析与综合 3

1.2逻辑代数 4

1.2.1逻辑代数的基本运算 4

1.2.2逻辑函数 6

1.2.3逻辑代数的基本公式和运算规则 6

1.3用与门、或门和非门进行逻辑综合 9

1.4公式法化简逻辑函数 10

1.5卡诺图 12

1.5.1卡诺图是真值表的图形表示 12

1.5.2用卡诺图化简逻辑函数 12

1.5.3概念提升 16

1.6逻辑函数的标准形式 18

1.6.1函数的“积之和”表达式 18

1.6.2函数的“和之积”表达式 18

1.6.3两种表达形式的互换 19

1.6.4包含无关项的逻辑函数的化简 20

1.1.7表格法化简逻辑函数 22

1.7.1求质蕴含项集合 23

1.7.2求最小覆盖 25

1.7.3表格法小结 31

1.8解题示例 32

【本章小结】 33

【习题】 34

第2章 数字集成电路的基本元件——门电路 36

2.1概述 36

2.2 TTL集成门电路 39

2.2.1 TTL与非门简介 39

2.2.2 TTL与非门的外特性及其参数 40

2.2.3集电极开路的与非门 43

2.2.4 TTL三态门 44

2.3 MOS场效应晶体管 45

2.4 MOS门电路 49

2.4.1 NMOS门电路 49

2.4.2 CMOS门电路 51

2.4.3其他类型的CMOS门电路 53

2.4.4 CMOS逻辑门电性能分析 55

2.4.5不同类型逻辑门的配合问题 57

2.5 74系列中小规模集成电路芯片 57

2.6可编程逻辑器件 57

2.6.1可编程逻辑阵列PLA 58

2.6.2可编程阵列逻辑PAL和GAL 58

2.6.3复杂可编程器件 59

2.6.4现场可编程门阵列 59

2.6.5可编程开关的物理实现 60

2.6.6 CPLD和FPGA特点比较 62

【本章小结】 62

【习题】 63

第3章 组合逻辑电路的优化实现 65

3.1组合逻辑电路的特点与优化实现 65

3.2单输出函数和多输出函数 66

3.2.1多输出函数的化简 66

3.2.2多输出函数的优化实现 69

3.2.3用ED A工具优化实现组合逻辑电路示例 70

3.3多级逻辑电路的综合 72

3.3.1提取公因子 72

3.3.2功能分解 73

3.4组合逻辑电路积木块 74

3.4.1多路选择器 74

3.4.2用LUT构建更大规模的组合逻辑电路 76

3.4.3编码器 76

3.4.4译码器 79

3.4.5数值比较器 80

3.4.6算术逻辑运算电路 81

3.5组合逻辑电路中的竞争和险象 81

3.5.1险象的分析 81

3.5.2险象的消除 84

3.6解题示例 85

【本章小结】 88

【习题】 88

第4章 数的表示方法和算术运算电路 91

4.1数制和编码 91

4.1.1数的位置表示法 91

4.1.2二进制数和十进制数的相互转换 92

4.1.3八进制数的二进制编码 94

4.1.4十六进制数的二进制编码 94

4.1.5十进制数的二进制编码 95

4.1.6格雷码 97

4.1.7字符编码 97

4.1.8奇偶校验码 99

4.2无符号数的加法运算 101

4.2.1二进制整数的加法运算 101

4.2.2 BCD码形式的十进制数加法运算 104

4.3有符号数的表示方法和算术运算 107

4.3.1二进制定点数的原码表示形式 107

4.3.2二进制定点数的补码表示形式和加减运算 107

4.3.3二进制定点数的反码表示形式和加减运算 111

4.4用EDA工具设计算术运算电路示例 113

【本章小结】 118

【习题】 118

第5章 锁存器、触发器和寄存器 121

5.1锁存器 121

5.1.1基本R-S锁存器 121

5.1.2选通D锁存器 122

5.2 D触发器 125

5.2.1从总体的角度观察D触发器 125

5.2.2 D触发器和D锁存器的比较 128

5.2.3带使能控制的D触发器 128

5.3主从D触发器 130

5.4其他类型的触发器 131

5.4.1 T触发器 131

5.4.2 JK触发器 132

5.5寄存器 133

5.6设计示例 135

【本章小结】 139

【习题】 139

第6章 同步时序电路 141

6.1同步时序电路概述 141

6.2同步时序电路的设计 143

6.2.1状态图和状态表 144

6.2.2状态分配 146

6.2.3确定激励函数和输出函数 147

6.2.4 VHDL行为描述与使用EDA工具设计 147

6.3状态化简 149

6.3.1完全规定的有限状态机和不完全规定的有限状态机 149

6.3.2状态化简算法 149

6.4同步时序电路中的竞争和险象 151

6.4.1状态变迁序列与险象的关系 151

6.4.2在VHDL行为描述中指定状态编码 153

6.5算法状态机图 154

6.6解题示例 155

【本章小结】 163

【习题】 163

第7章 异步时序电路 167

7.1异步时序电路的特点 167

7.2脉冲异步时序电路 167

7.2.1脉冲异步时序电路的分析 168

7.2.2脉冲异步时序电路的综合 170

7.3电位异步时序电路 174

7.3.1电位异步时序电路的分析 175

7.3.2电位异步时序电路的综合 177

7.4电位异步时序电路综合中防范险象的措施 182

7.5解题示例 189

【本章小结】 198

【习题】 198

第8章 数字系统设计 201

8.1数字系统的特点和设计方法 201

8.2交通灯控制器设计 202

8.3求最大值电路的设计 208

8.4数字系统中某些技术细节 213

8.4.1减少时钟偏移的布线网络 214

8.4.2触发器的异步输入 214

8.4.3消除机械开关抖动的电路 214

【本章小结】 215

【习题】 215

附录A EDA工具Quartus Ⅱ简介 218

A.1 Quartus Ⅱ的安装与运行 218

A.1.1 Quartus Ⅱ的首次安装 219

A.1.2申请授权文件 220

A.1.3改变Quartus Ⅱ主界面的样式 220

A.2设计流程 222

A.3项目的建立与版本管理 223

A.3.1建立一个新项目 223

A.3.2 Quartus Ⅱ项目的版本管理 225

A.4设计的原理图描述 227

A.4.1进入原理图编辑器 227

A.4.2从元件库中调入元件符号 228

A.4.3绘制原理图 229

A.5设计的VHDL描述 230

A.5.1进入文本编辑器 231

A.5.2在文本编辑器中编辑VHDL文件 231

A.5.3发现并纠正VHDL代码中的错误 232

A.5.4保存文件 234

A.6综合和编译 234

A.6.1进入编译器 234

A.6.2发现并纠正原理图中的错误 236

A.7模拟验证 236

A.7.1使用波形编辑器绘制测试向量波形 237

A.7.2执行模拟 240

A.8层次化设计实例 242

A.8.1在原理图编辑器中实现层次化设计 242

A.8.2 VHDL设计描述与原理图混合使用的层次化设计 245

A.9时序分析器 248

A.10调用带参数的库元件 250

A.10.1在原理图编辑器中创建一个存储器 250

A.10.2初始化存储器的内容 255

A.10.3存储器的模拟实例 256

A.11可编程器件的物理实现 257

A.11.1引脚分配 257

A.11.2对目标器件编程 260

A.12用SignalTap Ⅱ实时测试FPGA中的信号波形 265

附录B 硬件描述语言VHDL简介 271

B.1 VHDL的产生与发展 271

B.2用V HDL建立电路模型 272

B.2.1电路模型 272

B.2.2实体声明与结构体 273

B.2.3结构体的描述方式 275

B.2.4标识符 275

B.3面向模拟器的某些特性 276

B.3.1模拟周期 277

B.3.2延迟时间 277

B.4 V HDL中的对象 278

B.5数据类型 279

B.5.1标量类型 280

B.5.2复合类型 281

B.5.3子类型 283

B.5.4文件类型 283

B.5.5类型转换 283

B.6 VHDL的词法单元 285

B.6.1注释 285

B.6.2数字 285

B.6.3字符 286

B.6.4字符串 286

B.6.5位串 286

B.7属性 287

B.8表达式与运算符 289

B.9子程序——过程与函数 293

B.10程序包与设计库 294

B.10.1程序包——设计中的数据共享 294

B.10.2设计库 296

B.10.3 VHDL中名字的可见性 296

B.10.4 library语句和use语句 297

B.11行为描述 298

B.11.1进程语句 298

B.11.2行为模型的顺序性 299

B.11.3行为模型的并行性 306

B.12结构描述 310

B.12.1端口的基本特征 310

B.12.2元件例化语句 311

B.12.3配置指定 312

B.12.4规则结构 313

B.12.5无连接端口 314

B.13重载 315

B.14 VHDL保留字和预定义程序包 316

B.14.1 VHDL保留字 316

B.14.2标准程序包STANDARD 317

B.14.3 IEEE多值逻辑系统程序包std_logic_1164 324

参考文献 327