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第1章 集成电路设计进展 1

1.1 引言 1

1.1.1 集成电路的发展简史 1

1.1.2 集成电路制造工艺的发展 6

1.1.3 集成电路产业结构经历的变革 11

1.1.4 集成电路与电子信息技术 12

1.2 集成电路设计需具备的关键条件及分类方式 14

1.2.1 集成电路设计需具备的4个关键条件 14

1.2.2 集成电路的分类方式 19

1.3 集成电路设计方法与EDA工具发展趋势 23

1.3.1 集成电路设计方法的演变 23

1.3.2 常用的集成电路设计方法 24

1.3.3 集成电路EDA工具的发展趋势 28

习题 33

参考文献 34

第2章 集成电路制造工艺 36

2.1 集成电路制造工艺与制造流程介绍 36

2.1.1 集成电路制造工艺介绍 36

2.1.2 CMOS工艺简介 38

2.1.3 以硅工艺为基础的集成电路生产制造流程 39

2.1.4 集成电路制造工艺的新技术与新发展 53

2.2 CMOS电路版图 53

2.2.1 CMOS逻辑电路 54

2.2.2 CMOS版图设计（基于CMOS反相器） 57

2.3 系统中各种延迟特性分析 73

2.3.1 延迟特性简介 73

2.3.2 CMOS反相器的门延迟 74

参考文献 78

第3章 数字集成电路设计描述与仿真 80

3.1 数字集成电路的设计描述 80

3.1.1 数字集成电路设计的层次化设计及描述域 80

3.1.2 集成电路设计的描述方式 82

3.2 集成电路逻辑仿真与时序分析 84

3.2.1 集成电路设计验证 84

3.2.2 集成电路设计验证中的逻辑仿真 87

3.2.3 集成电路设计中的时序分析 89

3.2.4 逻辑仿真与时序分析不足 94

3.3 仿真建模与仿真流程 95

3.3.1 数字系统仿真模型的建立 95

3.3.2 数字系统仿真流程 96

3.4 常用集成电路逻辑仿真工具介绍 98

3.4.1 ModelSim工具 98

3.4.2 VCS工具 98

3.4.3 Quartus Ⅱ工具 99

3.4.4 Cadence公司逻辑仿真工具 100

3.4.5 Prime Time工具 100

3.5 系统验证 101

3.5.1 验证方法学和验证语言 101

3.5.2 UVM简介 103

3.5.3 基于System Verilog的UVM类库 106

3.5.4 UVM举例 108

习题 112

参考文献 112

第4章 数字集成电路设计综合 113

4.1 设计综合概述 113

4.1.1 设计综合发展及分类 113

4.1.2 集成电路高层次综合简述 114

4.1.3 集成电路版图综合简述 117

4.2 集成电路逻辑综合 118

4.2.1 概述 118

4.2.2 HDL编码风格与逻辑综合 119

4.2.3 设计约束的施加 128

4.2.4 设计约束的估算 138

4.2.5 高级时钟约束 139

4.3 DC工具使用流程 143

4.3.1 DC图形模式使用 143

4.3.2 DC命令模式使用 151

习题 152

参考文献 152

第5章 集成电路测试与可测试性设计 153

5.1 集成电路测试技术概述 153

5.1.1 集成电路测试原理 154

5.1.2 集成电路测试的分类 155

5.1.3 自动测试设备介绍 160

5.2 数字集成电路中的故障模型 163

5.2.1 缺陷、失效和故障的概念和区别 163

5.2.2 常用的几种故障模型 165

5.2.3 故障的压缩和故障冗余 170

5.3 逻辑模拟和故障模拟 174

5.3.1 逻辑模拟算法 175

5.3.2 故障模拟算法 178

5.4 组合电路测试生成 183

5.4.1 代数法 184

5.4.2 路径敏化法 187

5.4.3 D算法 188

5.4.4 组合电路测试生成算法总结 192

5.5 可测试性设计 193

5.5.1 专用可测试性设计技术 194

5.5.2 扫描路径法 197

5.5.3 边界扫描法 201

5.5.4 内建自测试法 204

5.6 SoC测试技术 208

5.6.1 基于核的SoC测试的基本问题 209

5.6.2 SoC测试结构 210

5.6.3 IEEE P1500标准 212

5.6.4 SoC的测试策略 213

5.7 纳米技术时代测试技术展望 216

习题 217

参考文献 219

第6章 Verilog HDL数字系统设计 221

6.1 Verilog HDL入门知识 221

6.1.1 Verilog HDL概述 221

6.1.2 Verilog HDL设计方法 223

6.1.3 Verilog HDL中的模块 226

6.1.4 Verilog HDL中对所用词的约定法则 230

6.1.5 数、数据类型与变量 234

6.1.6 运算表达式中的运算符与操作数 243

6.2 Verilog HDL行为描述与建模 250

6.2.1 行为建模的基本程序架构 250

6.2.2 块结构 251

6.2.3 块结构中的常用程序语句 255

6.2.4 赋值语句 262

6.2.5 块结构中的时间控制 268

6.2.6 行为描述与建模中的任务和函数 273

6.3 Verilog HDL结构描述与建模 278

6.3.1 结构建模的基本程序架构 278

6.3.2 层次化设计中的结构描述与建模 280

6.3.3 基于Verilog HDL内置基本逻辑门的结构描述与建模 286

6.4 Verilog HDL仿真模块与模块仿真 294

6.4.1 Verilog HDL仿真模块构建 294

6.4.2 Verilog HDL系统任务和系统函数 299

习题 309

参考文献 313

附录：第6章 习题技术要求与仿真要求参考 314

第7章 系统集成电路SoC设计 333

7.1 系统集成电路SoC设计简介 333

7.1.1 集成电路设计方法的演变 333

7.1.2 SoC概述 333

7.1.3 SoC设计面临的新挑战 335

7.1.4 SoC设计对IP的挑战 336

7.1.5 SoC设计的标准化 337

7.2 SoC的关键技术 338

7.2.1 IP核复用设计 338

7.2.2 软／硬件协同设计 339

7.2.3 互连效应 341

7.2.4 物理综合 342

7.2.5 低功耗设计 342

7.3 SoC设计思想与设计流程 343

7.3.1 SoC设计思想 343

7.3.2 SoC设计流程 345

7.3.3 基于复用平台的SoC设计 347

7.4 IP核复用技术与IP核设计标准化 348

7.4.1 IP核技术的进展 348

7.4.2 IP核设计流程 351

7.4.3 IP核的设计验证 356

7.4.4 IP核的复用技术 357

7.5 片上总线 361

7.5.1 源于传统微机总线的片上总线 361

7.5.2 片上总线接口标准 362

7.5.3 片上总线的层次化结构 362

7.5.4 AMBA总线 363

7.5.5 Avalon总线 365

7.5.6 OCP总线 367

7.5.7 主从式 Wishbone总线 368

7.5.8 CoreConnect总线 369

习题 370

参考文献 371

英语缩略语 372