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第1章 高速系统设计简介 1

1.1PCB设计技术回顾 1

1.2什么是“高速”系统设计 2

1.3如何应对高速系统设计 6

1.3.1理论作为指导和基准 6

1.3.2实践经验积累 7

1.3.3时间效率平衡 7

1.4小结 8

第2章 高速系统设计理论基础 9

2.1微波电磁波简介 9

2.2微波传输线 10

2.2.1微波等效电路物理量 12

2.2.2微波传输线等效电路 12

2.3电磁波反射 15

2.4微波传输介质 17

2.4.1微带线Microstrip Line 18

2.4.2微带线的损耗 19

2.4.3带状线Strip Line 20

2.4.4同轴线Coaxial Line 21

2.4.5双绞线Twist Line 22

2.4.6差分传输线 23

2.4.7差分阻抗 25

2.5“阻抗”的困惑 26

2.5.1阻抗的定义 26

2.5.2为什么要考虑阻抗 27

2.5.3传输线结构和传输线阻抗 28

2.5.4瞬时阻抗和特征阻抗 29

2.5.5特征阻抗和信号完整性 29

2.5.6为什么是50Ω 29

2.6阻抗的测量 30

2.7“阻抗”的困惑之答案 32

2.8小结 33

第3章 信号完整性简介 34

3.1什么是信号完整性 34

3.2信号完整性问题分类 35

3.3反射的产生和预防 37

3.3.1反射的产生 38

3.3.2反射的消除和预防 42

3.3.2.1匹配 44

3.3.2.2拓扑结构设计 49

3.4串扰的产生和预防 54

3.4.1串扰的产生 54

3.4.2串扰的预防与消除 57

3.5电源完整性分析 59

3.5.1电源系统设计目标 60

3.5.2电源系统设计方法 62

3.5.3电容的理解 64

3.5.4SSN分析和应用 67

3.6电磁兼容性EMC和电磁干扰EMI 70

3.7影响信号完整性的其他因素 71

3.8小结 72

第4章 Cadence高速系统设计工具 73

4.1Cadence高速系统设计流程 74

4.2约束管理器Constrain Manager 78

4.3SigXplorer信号完整性分析工具 82

4.3.1S参数（Scattering parameters） 84

4.3.2过孔模型生成（Via Modeling） 86

4.3.3通道分析CA（Channel Analysis） 89

4.4前仿和后仿 90

第5章 Cadence高速系统设计流程及工具使用 92

5.1高速电路设计流程的实施条件分析 92

5.2IBIS模型和DML模型 94

5.2.1IBIS模型介绍 94

5.2.2IBIS文件介绍 96

5.2.3DML模型 99

5.2.4如何获得IBIS模型 102

5.2.5在Cadence中使用IBIS模型 103

5.2.6IBIS2 SigNoise的警告和错误参考 105

5.3仿真库的建立和设置 110

5.4仿真分析条件设置 111

5.4.1Cross-section——PCB叠层设置 112

5.4.2DC Nets——直流电压设置 113

5.4.3Devices——器件类型和管脚属性设置 114

5.4.4SI Models——为器件指定模型 116

5.4.5SI Audit——仿真条件的检查 117

5.5系统设计和（预）布局 118

5.6使用SigXP进行仿真分析 121

5.6.1拓扑结构抽取 121

5.6.2在SigXP中进行仿真 123

5.6.2.1设置激励和仿真类型 124

5.6.2.2设置仿真参数 125

5.6.2.3查看仿真结果 127

5.6.2.4为什么要进行参数扫描仿真 128

5.7约束规则生成 130

5.7.1简单约束设计——Prop Delay 130

5.7.2拓扑约束设计——Wiring 131

5.7.3时序相关约束设计——Switch-Settle Delay 134

5.8约束规则的应用 136

5.8.1层次化约束关系 136

5.8.2约束规则的映射 138

5.8.3Constrain Mananer的使用 139

5.9布线后的仿真分析和验证 140

5.9.1布线后仿真的必要性 140

5.9.2布线后仿真流程 141

5.10电源完整性设计 144

5.10.1电源完整性设计方法 145

5.10.2电源完整性设计分析步骤 148

5.10.3多节点仿真分析 151

5.10.4电容的布局和布线 155

5.10.5合理认识电容的有效去耦半径 156

5.11SSN的设计分析 159

5.12小结 160

第6章 高速系统设计实例设计分析 161

6.1设计实例介绍 162

6.2DDR设计分析 163

6.2.1DDR规范的DC和AC特性 165

6.2.2DDR规范的时序要求 166

6.2.3DDR芯片的电气特性和时序要求 167

6.2.4DDR控制器的电气特性和时序要求 169

6.3仿真库的建立 171

6.3.1DDR芯片的IBIS文件处理 171

6.3.2FPGA的IBIS模型文件处理 175

6.3.3仿真库的建立 177

6.4仿真条件设置——Setup Advisor 178

6.4.1设置叠层和阻抗特性 178

6.4.2设置电压 179

6.4.3器件类型和模型设置 180

6.5（预）布局 184

6.6仿真约束的生成和实施 185

6.6.1网络整理和仿真对象规划 186

6.6.2结构抽取与仿真分析 189

6.6.3DDR地址总线约束定义 193

6.6.4DDR数据总线仿真分析和约束 196

6.6.4.1DDR数据总线仿真分析 196

6.6.4.2DDR数据总线时序仿真分析 198

6.6.5DDR数据总线约束定义 206

6.6.6约束的时序验证 206

6.7约束实施和布线 207

6.8布线后的仿真验证 210

6.9DDR总线的其他分析技术 214

6.9.1DDR2和DDR3介绍 214

6.9.2DDR2仿真分析设计方法 216

6.9.3DIMM系统设计分析方法 218

6.10电源完整性——多节点仿真分析 219

6.11灵活使用Cadence高速设计流程 221

第7章 高速串行差分信号仿真分析及技术发展挑战 225

7.1高速串行信号介绍 225

7.2Cadence中高速串行信号仿真分析流程和方法 227

7.2.1系统级设计 228

7.2.2互连设计和S参数 229

7.2.3通道分析和预加重设计 236

7.2.4时域分析和验证 239

7.33.125Gbps差分串行信号设计实例仿真分析 240

7.3.1设计用例说明 240

7.3.2设计用例解析 241

7.3.3设计用例的使用 243

7.4高速串行信号设计挑战 246

7.4.1有损传输线和PCB材料的选择 247

7.4.2高频差分信号的布线和匹配设计 248

7.4.3过孔的Stub效应 249

7.4.4连接器信号分布 250

7.4.5预加重和均衡 251

7.4.6阻抗，还是阻抗 253

7.4.76Gbps，12 Gbps！然后 255

7.55Gbps以上的高速差分串行信号仿真和IBIS-AMI模型 256

7.5.15 Gbps以上的高速差分串行信号仿真 256

7.5.2IBIS-AMI模型 257

7.6抖动（Jitter） 259

7.6.1认识抖动（Jitter） 260

7.6.2实时抖动分析 261

7.6.3抖动各分量的典型特征 263

第8章 实战后的思考 267

参考书目 271

术语和缩略词 274