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第1章　EDA技术概述 1

1.1　EDA技术及发展 1

1.2　EDA设计流程 2

1.2.1　设计准备 2

1.2.2　设计输入 3

1.2.3　设计处理 3

1.2.4　设计校验 4

1.2.5　器件编程 4

1.2.6　器件测试和设计验证 5

1.3　硬件描述语言 5

1.3.1 VHDL 5

1.3.2 Verilog HDL 6

1.3.3 AHDL 6

1.4 可编程逻辑器件 6

1.5　常用EDA工具 7

1.5.1　设计输入编辑器 7

1.5.2　仿真器 8

1.5.3　HDL综合器 8

1.5.4　适配器（布局布线器） 8

1.5.5　下载器（编程器） 9

本章小结 9

思考题和习题 9

第2章　EDA工具软件的使用方法 10

2.1　Quartus Ⅱ软件的安装 10

2.2　Quartus Ⅱ软件的主界面 12

2.3　Quartus Ⅱ的图形编辑输入法 13

2.3.1　编辑输入图形设计文件 14

2.3.2　编译设计文件 17

2.3.3　仿真设计文件 19

2.3.4　编程下载设计文件 23

2.4　MAX+PLUS Ⅱ设计工程的转换 28

2.5　Quartus Ⅱ宏功能模块的使用方法 28

2.5.1 设计原理 28

2.5.2　编辑输入顶层设计文件 29

2.5.3　仿真顶层设计文件 35

2.5.4　硬件验证与测试 36

2.5.5　图形文件的转换 37

2.6　嵌入式逻辑分析仪的使用方法 38

2.6.1　打开SignalTap Ⅱ编辑窗口 38

2.6.2　调入节点信号 39

2.6.3　参数设置 40

2.6.4　文件存盘 41

2.6.5　编译与下载 41

2.6.6 运行分析 41

2.7　嵌入式锁相环宏功能模块的使用方法 42

2.8　设计优化 45

2.8.1　面积与速度的优化 45

2.8.2　时序约束与选项设置 46

2.8.3　Fitter设置 46

2.9　Quartus Ⅱ的RTL阅读器 47

本章小结 48

思考题和习题 49

第3章　VHDL 50

3.1　VHDL设计实体的基本结构 50

3.1.1　库、程序包 51

3.1.2　实体 51

3.1.3　结构体 52

3.1.4　配置 53

3.1.5　基本逻辑器件的VHDL描述 53

3.2　VHDL语言要素 56

3.2.1　VHDL文字规则 56

3.2.2　VHDL数据对象 58

3.2.3　VHDL数据类型 59

3.2.4　VHDL的预定义数据类型 60

3.2.5　IEEE预定义的标准逻辑位和矢量 61

3.2.6　用户自定义数据类型方式 61

3.2.7　VHDL操作符 62

3.2.8　VHDL的属性 64

3.3　VHDL的顺序语句 66

3.3.1　赋值语句 66

3.3.2　流程控制语句 66

3.3.3　WAIT语句 72

3.3.4　ASSERT（断言）语句 73

3.3.5　NULL（空操作）语句 73

3.4　并行语句 74

3.4.1　PROCESS（进程）语句 74

3.4.2　块语句 76

3.4.3　并行信号赋值语句 77

3.4.4　子程序和并行过程调用语句 78

3.4.5　元件例化（COMPONENT）语句 81

3.4.6　生成语句 83

3.5　VHDL的库和程序包 85

3.5.1　VHDL库 85

3.5.2　VHDL程序包 85

3.6　VHDL设计流程 87

3.6.1　编辑VHDL源程序 87

3.6.2　设计8位计数显示译码电路顶层文件 89

3.6.3　编译顶层设计文件 90

3.6.4　仿真顶层设计文件 90

3.6.5　下载顶层设计文件 91

3.7 VHDL仿真 91

3.7.1　VHDL仿真支持语句 91

3.7.2　VHDL测试平台软件的设计 93

本章小结 97

思考题和习题 98

第4章　Verilog HDL 100

4.1　Verilog HDL设计模块的基本结构 100

4.1.1　模块端口定义 100

4.1.2　模块内容 101

4.2　Verilog HDL的词法 103

4.2.1　空白符和注释 103

4.2.2　常数 103

4.2.3　字符串 104

4.2.4　关键词 104

4.2.5　标识符 104

4.2.6　操作符 104

4.2.7　Verilog HDL数据对象 108

4.3　Verilog HDL的语句 110

4.3.1　赋值语句 110

4.3.2　条件语句 112

4.3.3　循环语句 114

4.3.4　结构声明语句 116

4.3.5　语句的顺序执行与并行执行 119

4.4　不同抽象级别的Verilog HDL模型 121

4.4.1　Verilog HDL门级描述 121

4.4.2　Verilog HDL的行为级描述 122

4.4.3　用结构描述实现电路系统设计 123

4.5　Verilog HDL设计流程 126

4.5.1　编辑Verilog HDL源程序 126

4.5.2　设计BCD加法器电路顶层文件 128

4.5.3　编译顶层设计文件 129

4.5.4　仿真顶层设计文件 129

4.5.5　下载顶层设计文件 129

4.6　Verilog HDL仿真 129

4.6.1　Verilog HDL仿真支持语句 129

4.6.2　Verilog HDL测试平台软件的设计 133

本章小结 135

思考题和习题 135

第5章 常用EDA工具软件 138

5.1　ModelSim 138

5.1.1　ModelSim的使用方法 138

5.1.2　ModelSim与Quartus Ⅱ的接口 143

5.1.3　ModelSim交互命令方式仿真 144

5.1.4　ModelSim批处理工作方式 145

5.2　基于Matlab/DSP Builder的DSP模块设计 146

5.2.1　设计原理 146

5.2.2　建立Matlab设计模型 147

5.2.3　Matlab模型仿真 152

5.2.4　Signal Compiler使用方法 154

5.2.5　使用Modelsim进行RTL级仿真 156

5.2.6　使用Quartus Ⅱ实现时序仿真 158

5.2.7　硬件实现与测试 158

5.2.8　DSP Builder的层次设计 160

5.3　Nios Ⅱ嵌入式系统开发软件 161

5.3.1　Nios Ⅱ的硬件开发 161

5.3.2　调整SDRAM地址 169

5.3.3　生成Nios Ⅱ硬件系统 169

5.3.4　Nios Ⅱ系统的调试 186

5.3.5　Nios Ⅱ的常用组件与编程 191

5.3.6　SOPC的应用 201

本章小结 214

思考题和习题 214

第6章　可编程逻辑器件 216

6.1　PLD的基本原理 216

6.1.1　PLD的分类 216

6.1.2　阵列型PLD 219

6.1.3　现场可编程门阵列FPGA 222

6.1.4　基于查找表（LUT）的结构 225

6.2　PLD的设计技术 226

6.2.1　PLD的设计方法 227

6.2.2　在系统可编程技术 227

6.2.3　边界扫描技术 230

6.3　PLD的编程与配置 230

6.3.1　CPLD的ISP方式编程 231

6.3.2　使用PC的并口配置FPGA 232

本章小结 233

思考题和习题 234

第7章 EDA技术的应用 235

7.1　组合逻辑电路设计应用 235

7.1.1　运算电路设计 235

7.1.2　编码器设计 236

7.1.3　译码器设计 238

7.1.4　数据选择器设计 240

7.1.5　数据比较器设计 242

7.1.6　ROM的设计 243

7.2　时序逻辑电路设计应用 245

7.2.1　触发器设计 246

7.2.2　锁存器设计 247

7.2.3　移位寄存器设计 249

7.2.4　计数器设计 251

7.2.5　随机读写存储器RAM的设计 252

7.3　基于EDA的数字系统设计 255

7.3.1　计时器的设计 255

7.3.2　万年历的设计 259

7.3.3　8位十进制频率计设计 263

本章小结 270

思考题和习题 270

附录A　EDA6000实验开发系统 273

A.1　EDA6000的特点 273

A.2　EDA6000的使用方法 274

A.2.1　EDA6000的硬件结构 274

A.2.2　EDA6000软件平台的使用方法 277

附录B　Altera DE2开发板使用方法 287

B.1　Altera DE2开发板的结构 287

B.2　DE2开发板的实验模式与目标芯片的引脚连接 287

B.3　DE2开发板实验的操作 292

B.3.1　编辑 292

B.3.2　编译 295

B.3.3　仿真 295

B.3.4　引脚锁定 295

B.3.5　编程下载 296

B.3.6　硬件验证 297

B.4　DE2开发板的控制嵌板 297

B.4.1　打开控制嵌板 297

B.4.2　设备检测 297

附录C　Quartus Ⅱ的宏函数和强函数 299

C.1　宏函数 299

C.2　强函数 305

参考文献 307