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目录 1

第0章 绪论 1

第1章 逻辑代数 7

1.1 逻辑变量与逻辑函数 7

1.1.1 逻辑变量与3种基本逻辑函数 7

1.1.2 一般逻辑函数的定义与真值表 8

1.2 逻辑代数的基本公式与逻辑方程概述 10

1.2.1 逻辑函数的对偶函数和反演函数 10

1.2.2 逻辑代数的基本公式 12

1.2.3 几个主要公式的代数法证明 13

1.2.4 更一般的狄摩根定律及用途 13

1.2.5 简单逻辑方程的真值表法求解 14

1.3 逻辑代数中的几个重要规则 14

1.3.1 代入规则 14

1.3.3 对偶规则 15

1.3.2 分解规则 15

1.3.4 反演规则 16

1.4 最简逻辑函数式与代数法化简 16

1.4.1 最简逻辑函数式 16

1.4.2 代数法化简逻辑函数 17

1.5 最小项函数与最大项函数及其有关定理 18

1.5.1 最小项函数与最小项型与或式 18

1.5.2 最大项函数与最大项型或与式 19

1.5.3 最小项与最大项的有关定理 21

1.5.4 函数展为最小项型与或式和最大项型或与式的方法 22

1.6 逻辑函数的卡诺图法表示与最小项、最大项相邻组 22

1.6.1 卡诺图的构造方法 22

1.6.2 逻辑函数的卡诺图法表示 24

1.6.3 最小项、最大项相邻组概念及其在卡诺图上的分布 26

1.6.4 在卡诺图上合并最小项与最大项相邻组 28

1.7 正则逻辑函数的卡诺图法化简 29

1.7.2 划分相邻组的规则 30

1.7.1 逻辑函数卡诺图法化简的流程图 30

1.7.3 正则逻辑函数的卡诺图法化简 32

1.8 奇异逻辑函数的卡诺图法化简 34

1.8.1 奇异逻辑函数的真值表法给出 34

1.8.2 奇异逻辑函数的数学式法给出 36

1.8.3 正则最小项、最大项和奇异最小项、最大项概念 38

1.8.4 奇异函数最小项型与或式、最大项型或与式及函数的卡诺图 39

1.8.5 奇异逻辑函数的卡诺图法化简 41

习题 43

第2章 逻辑门电路的构成及其工作原理 53

2.1 二极管的开关特性 53

2.2 三极管的静态特性及其等效电路 55

2.2.1 晶体三极管的静态特性和静态工作点 55

2.2.2 晶体三极管处于截止态、放大态、饱和态的条件 57

2.3.1 逻辑电路概述 59

2.3 逻辑电路 59

2.3.2 分立式二极管与门、或门、与或门逻辑电路 60

2.3.3 分立式三极管非门逻辑电路 63

2.3.4 分立式与非门、或非门、异或门、同或门逻辑电路 63

2.3.5 逻辑电路的逻辑类型 65

2.4 集成式TTL型与非门逻辑电路及其工作原理 66

2.4.1 TTL型与非门逻辑电路 66

2.4.2 TTL型与非门逻辑电路的负载能力 69

2.5 集成式TTL型集电极开路的与非门及其工作原理 70

2.5.1 TTL型集电极开路的与非门及其工作原理 70

2.5.2 多个集电极开路与非门输出端的并联操作及其逻辑功能 72

2.6 集成式三态输出的TTL型与非门及其应用 72

2.6.1 三态输出的TTL型与非门 72

2.6.2 三态输出的TTL型其他门电路 73

2.7 集成式MOS型三极管的开关特性 73

2.7.1 集成式MOS型三极管及其分类 73

2.7.2 N沟道增强型MOS三极管的结构及工作原理 74

2.7.3 P沟道增强型MOS三极管的结构及工作原理 75

2.8 集成式CMOS型逻辑门电路 76

2.8.1 集成式CMOS型逻辑门电路及其分类 76

2.8.2 集成式CMOS型非门电路 76

2.8.3 集成式CMOS型与非门电路 77

2.8.4 集成式CMOS型或非门电路 78

习题 79

第3章 组合逻辑电路及逻辑设计 83

3.1 组合逻辑电路概述 83

3.1.1 组合逻辑电路的定义及分类 83

3.1.2 组合逻辑电路的学习内容 85

3.1.3 组合逻辑电路分析的一般步骤 86

3.1.4 组合逻辑电路设计的一般步骤 86

3.2.1 编码器概述 87

3.2.2 一位八进制整数的编码器及其设计 87

3.2 编码器及其逻辑设计 87

3.2.3 一位八进制整数的优先权编码器及其设计 89

3.2.4 8421BCD编码的一位十进制整数的编码器及其设计 90

3.2.5 8421BCD编码的一位十进制整数优先权编码器及其设计 91

3.3 译码器及其逻辑设计 92

3.3.1 译码器概述 92

3.3.2 二进制数编码的一位八进制的译码器及其设计 92

3.3.3 8421BCD编码的一位十进制译码器及其设计 94

3.4 显示译码器及其逻辑设计 96

3.4.1 显示译码器概述 96

3.4.2 显示译码器的逻辑设计 98

3.5 数据选择器及其逻辑设计 101

3.5.1 逻辑函数的最小项或展式 101

3.5.2 八选一的数据选择器 101

3.6 数据分配器及其逻辑设计 102

3.6.1 数据分配器概述 102

3.6.2 8路数据分配器的逻辑设计 103

3.7.1 用数据选择器构成组合逻辑电路的一般方法 104

3.7.2 用数据选择器构成组合逻辑电路举例 104

3.7 用数据选择器和译码器构成组合逻辑电路 104

3.7.3 用译码器构成组合逻辑电路举例 106

3.8 数据比较器及其逻辑设计 107

3.8.1 数据比较器概述 107

3.8.2 两个一位二进制整数比较器的逻辑设计 107

3.8.3 两个4位二进制整数比较器的逻辑设计 108

习题 109

第4章 计算机中十进制整数的加减法运算原理 113

4.1 带符号十进制整数在机内的原码、反码和补码表示方法 113

4.1.1 带符号n位二进制整数的取值范围 113

4.1.2 带符号n位二进制整数的原码 113

4.1.3 带符号n位二进制整数的反码 114

4.1.4 带符号二进制整数的补码 115

4.1.6 二进制代码的变补变换 116

4.1.5 二进制代码的求补变换 116

4.1.7 ［X］原、［X］反、［X］补、［-X］补之间的关系 117

4.1.8 小范围带符号十进制整数在计算机内的表示方法 118

4.2 带符号十进制整数在机内的二进制加减法运算 118

4.2.1 概述 118

4.2.2 ［X］补与［Y］补的加法运算 120

4.2.3 ［X］补与［Y］补的减法运算 122

4.3 不带符号十进制整数在机内的二进制加减法运算 125

4.3.1 概述 125

4.3.2 不带符号十进制整数在机内的二进制加法运算 126

4.3.3 不带符号十进制整数在机内的二进制减法运算 127

4.4 全加减器与二元函数发生器 129

4.4.1 多位二进制整数加法运算的过程 129

4.4.2 全加器概念及其逻辑设计 130

4.4.3 加法运算与减法运算的规则 132

4.4.5 全加减器 134

4.4.4 全减器概念及其逻辑设计 134

4.4.6 二元函数发生器及其逻辑电路 135

习题 136

第5章 集成式双稳态触发器 139

5.1 双稳态触发器概述 139

5.1.1 双稳态触发器的基本特点 139

5.1.2 双稳态触发器的分类及其具体电路的组成方式 141

5.1.3 触发器课题的研究内容 143

5.2 非钟控式基本R-S触发器及其静态分析 143

5.2.1 逻辑电路及其状态方程组 144

5.2.2 初始态预置和正常工作时的工作原理分析 145

5.2.3 逻辑功能表、输出方程和激励表 146

5.3 非钟控式触发器的类型、组成、逻辑设计和静态分析 150

5.3.1 非钟控式R-S触发器的组成、逻辑设计与静态分析 150

5.3.2 非钟控式D触发器的组成、逻辑设计与静态分析 155

5.3.3 非钟控式J-K触发器的组成、逻辑设计与静态分析 159

5.3.4 非钟控式T触发器的组成、逻辑设计与静态分析 164

5.3.5 关于非钟控式触发器的几点说明 168

5.4 钟控式电位型R-S触发器及其静态分析 170

5.4.1 钟控式电位型R-S触发器的逻辑电路和状态方程组 170

5.4.2 工作原理分析 171

5.4.3 逻辑功能表、输出方程与约束方程 172

5.4.4 驱动激励表 174

5.5 由钟控式电位型R-S触发器构成的交叉反馈式触发器 176

5.5.1 钟控式电位型交叉反馈式触发器的逻辑电路与状态方程组 176

5.5.2 工作原理分析 177

5.6 钟控式维阻型正跳变D触发器及其静态分析 177

5.6.1 逻辑电路及有关说明 178

5.6.2 状态方程组和初始态预置分析 179

5.6.3 正常工作时的工作原理分析 180

5.6.4 逻辑功能表、输出方程与驱动激励表 182

5.7.1 钟控式主从型R-S触发器的逻辑电路及其状态方程组 186

5.7 钟控式主从型负跳变R-S触发器及其静态分析 186

5.7.3 输出方程、约束方程与驱动激励表 188

5.7.2 初始态预置分析与正常工作时分析 188

5.8 钟控式主从型负跳变J-K触发器及其静态分析 193

5.8.1 钟控式主从型负跳变J-K触发器的逻辑电路 193

5.8.2 钟控式主从型J-K触发器的输出方程与约束方程 194

5.8.3 钟控式主从型J-K触发器的驱动激励表 195

5.9 集成电路钟控式跳变型触发器之间的相互转换 197

5.9.1 触发器相互转换的关系图 197

5.9.2 钟控式跳变型触发器正常工作时的输出方程和驱动激励表 198

5.9.3 同种钟控式跳变型触发器之间相互转换求解的流程图 199

5.9.4 钟控式维阻型正跳变触发器之间的转换 200

5.9.5 钟控式主从型负跳变触发器之间的转换 202

习题 202

第6章 时序逻辑电路概述 207

6.1.2 钟控式时序电路的组成及定义 208

6.1 时序逻辑电路的分类、定义及其输入信号的各种设置情况 208

6.1.1 时序逻辑电路的分类 208

6.1.3 几个基本概念 210

6.1.4 钟控式时序电路及存储网络、输出网络输入信号的设置情况 211

6.2 时序逻辑电路功能的给定方法 213

6.2.1 存储网络状态转移功能的给定方法 214

6.2.2 输出网络功能的给定方法 218

6.2.3 进位网络功能的给定方法 222

6.3 钟控式时序逻辑电路分析和设计的一般步骤 223

6.3.1 钟控式时序逻辑电路分析的一般步骤 223

6.3.2 钟控式时序逻辑电路设计的一般步骤 224

习题 225

第7章 一阶钟控式时序电路 227

7.1 钟控式存储网络的类型及一阶钟控式存储网络的逻辑设计 227

7.1.1 钟控式存储网络的组成及有关概念 227

7.1.3 一阶钟控式不带支链直线型存储网络设计举例 231

7.1.2 钟控式存储网络的类型 231

7.1.4 一阶钟控式带支链直线型存储网络设计举例 236

7.1.5 一阶钟控式不带支链单环型存储网络设计举例 239

7.1.6 一阶钟控式带支链单环型存储网络设计举例 242

7.1.7 几点说明 245

7.2 钟控式计数器概述 245

7.2.1 计数器的定义、分类及一般组成框图 245

7.2.2 计数器设计问题的提法及其一般设计步骤 247

7.2.3 钟控式跳变型触发器组的选定 247

7.2.4 计数状态转移表的类型 248

7.3 二进制数编码的一位2k进制计数器的逻辑设计 249

7.3.1 驱动函数的设计 250

7.3.2 激励函数的设计 252

7.3.3 初始态非钟控式预置函数设计 255

7.3.4 进位函数的设计 256

7.3.5 计数器的设计方程组与相应的逻辑电路 258

7.4 8421编码的钟控式一位十进制计数器的逻辑设计 259

7.4.1 驱动函数的设计 260

7.4.2 同步驱动条件下激励函数的求解 262

7.4.3 异步驱动条件下激励函数的求解 264

7.4.4 计数器的初始态预置函数设计 265

7.4.5 计数器的进位函数设计 265

7.4.6 计数器的设计方程组及其逻辑电路 266

7.4.7 关于一位十进制计数器设计的几点说明 267

7.5 钟控式跳变型一位N进制计数器的工作原理分析 267

7.5.1 计数器工作原理分析的流程图 268

7.5.2 各种钟控式跳变型触发器的输出功能表 268

7.5.3 驱动激励表法分析同步式计数器工作原理举例 270

7.5.4 驱动激励表法分析异步式计数器工作原理举例 271

7.5.5 输出方程法分析钟控式计数器工作原理举例 273

7.6 初始态预置错误时的分析和自启动型计数器的逻辑设计 276

7.6.1 计数器初始态预置错误时的工作原理分析 276

7.6.2 自启动型钟控式一位N进制计数器的逻辑设计举例 278

7.7 组合式计数器及其逻辑设计 280

7.7.1 组合式计数器概念 280

7.7.2 组合式N进制计数器设计的一般步骤 281

7.7.3 组合式计数器的级数和计数值的计算式 281

7.7.4 几种常用小进制数计数器的设计 282

7.7.5 组合式N进制计数器设计举例 287

7.7.6 关于组合式计数器的几点说明 289

7.8 钟控式信号序列发生器及其逻辑设计 289

7.8.1 信号序列发生器的定义、分类及一般组成框图 289

7.8.2 钟控式信号序列发生器逻辑设计的一般步骤 290

7.8.3 不带过渡码单变量信号序列发生器设计举例 291

7.8.4 带过渡码单变量信号序列发生器设计举例 295

7.8.5 不带过渡码多变量信号序列发生器设计举例 298

习题 302

8.1.2 数模转换器与模数转换器的主要技术指标 311

8.1.1 用计算机控制模拟量系统的组成框图 311

8.1 概述 311

第8章 数模转换器与模数转换器 311

8.1.3 数模转换器的分类 312

8.1.4 模数转换器的分类 312

8.2 T型电阻式的数模转换器 312

8.2.1 4位T型电阻式数模转换器的电路图与工作原理 313

8.2.2 N位T型电阻式数模转换器的电路图与工作原理 314

8.3.1 逐次逼近式模数转换器的组成框图 315

8.3 逐次逼近式模数转换器 315

8.2.3 T型电阻式数模转换器的转换速度 315

8.3.2 逐次逼近式模数转换器工作原理的一般说明 316

8.3.3 3位逐次逼近式模数转换器的电路图及工作原理 317

8.3.4 3位逐次逼近式模数转换器的设计 319

8.3.5 n位逐次逼近式寄存器的设计方程组与逻辑电路 323

习题 323

附录A 钟控式同步计数器的两种设计方法与比较 325

参考文献 333