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第1章　引言 1

1.1 设计描述 1

目录 1

1.2　抽象层次 5

1.3　设计流程 7

1.3.1 设计规范 7

1.3.2　库的开发 7

1.3.3　设计综合 7

1.3.4　设计分析 8

1.3.5　文档 8

1.4.1　设计捕获和建模 9

1.3.6　制造 9

1.4　CAD工具 9

1.4.2　综合工具 10

1.4.3　验证和仿真 10

1.4.4　物理设计 10

1.4.5　测试 11

1.5　典型的设计流程 11

1.6 引导图 11

1.7　本章小结 13

1.8　参考文献 13

1.9 习题 14

第2章　数据的类型与表示 17

2.1 定位数制 17

2.2　八进制和十六进制数 18

2.3　数制转换 20

2.4　进制数的加法与减法 23

2.5　负数的表示 25

2.5.1　有符号表示 25

2.5.2　补码数制 27

2.6　二进制补码的加法和减法 29

2.6.1　加法规则 29

2.6.2　减法规则 30

2.7　二进制乘法 31

2.8　二进制除法 34

2.9　浮点数 35

2.10　十进制数的二进制码 37

2.11 字符码 38

2.12　检错和纠错码 39

2.12.1　检错码 41

2.12.2　纠错码 42

2.13　汉明码 43

2.15　参考文献 45

2.14　本章小结 45

2.16　习题 46

第3章　布尔代数与逻辑设计 51

3.1　代数的性质 51

3.2　布尔代数的公理化定义 52

3.3　布尔代数的基本定理 54

3.4　布尔函数 56

3.4.1　函数的反 57

3.4.2　代数变换 58

3.5　正则形式 59

3.6　标准形式 64

3.7　其他逻辑运算 66

3.8　数字逻辑门 68

3.9　多输入和多算子的扩展 71

3.10　门的实现 75

3.10.1 逻辑电平 75

3.10.2　噪声容限 76

3.10.3　扇出 78

3.10.4　功耗 79

3.10.5　传输延时系列 79

3.10.6　双极型逻辑系列 80

3.10.7　MOS逻辑系列 82

3.11　VLSI技术 85

3.12　本章小结 91

3.13　参考文献 91

3.14 习题 92

第4章　布尔函数的化简 97

4.1 图表示法 97

4.2　化简的卡诺图法 106

4.3　不确定状态 109

4.4　制表法 111

4.4.1　质蕴涵项的生成 111

4.4.2　最小覆盖的生成 113

4.5 门阵列的技术映射 116

4.6　定制库的技术映射 122

4.7　无险象设计 125

4.8　本章小结 128

4.9　参考文献 129

4.10　习题 129

第5章　组合元件 133

5.1　行波进位加法器 133

5.2　超前进位加法器 134

5.3　加法器／减法器 138

5.4　逻辑单元 139

5.5　算术逻辑单元 140

5.6　译码器 143

5.7　选择器 145

5.8　总线 148

5.9　优先编码器 149

5.10　比较器 151

5.11　移位器和循环移位器 153

5.12　只读存储器 156

5.13　可编程逻辑阵列 158

5.16　习题 160

5.15　参考文献 160

5.14　本章小结 160

第6章　时序逻辑 165

6.1　SR锁存器 166

6.2　门控SR锁存器 168

6.3　门控D锁存器 169

6.4　触发器 170

6.5　触发器类型 174

6.6　时序逻辑的分析 178

6.7　有限状态机模型 183

6.8　时序逻辑的综合 185

6.9　FSM模型的获得 187

6.10　状态化简 188

6.11　状态编码 191

6.12　记忆元件的选择 196

6.13　优化和时序 198

6.14　本章小结 200

6.15　参考文献 200

6.16　习题 200

第7章　存储器件 207

7.1　寄存器 207

7.2　移位寄存器 209

7.3　计数器 210

7.4　十进制（BCD）计数器 213

7.5　异步计数器 214

7.6　寄存器文件 216

7.7　随机存取器 219

7.8　下推栈 225

7.9　先进先出队列 228

7.10　简单数据通路 232

7.11　通用数据通路 238

7.12　控制单元的设计 240

7.13　本章小结 242

7.15　习题 243

7.14　参考文献 243

第8章　寄存器传输级设计 247

8.1 设计模型 247

8.2　FSMD定义 249

8.3　算法状态机图 253

8.4　利用ASM图进行综合 259

8.5　寄存器共享（变量合并） 264

8.6　功能单元共享（算子合并） 268

8.7　总线共享（连线合并） 273

8.8　寄存器合并 276

8.9　链接和多循环 277

8.10　功能单元流水线 279

8.11　数据通路流水线 282

8.12　控制流水线 285

8.13　进程安排 287

8.14　本章小结 294

8.15　参考文献 295

8.16　习题 295

第9章　处理器设计 299

9.1 指令集 300

9.2　寻址方式 303

9.3　处理器设计 305

9.4　指令集设计 307

9.5　CISC设计 309

9.6　精简指令集 316

9.7　RISC设计 319

9.8　数据预取 322

9.9　分支预测 324

9.10　本章小结 327

9.11　参考文献 327

9.12　习题 328

A.1.1　试验板 330

A.1　实验室设备 330

附录A　实验室实验 330

A.1.2　FPGA板 331

A.1.3　输入和仿真实验室 331

A.1.4　描述和综合实验室 332

A.2　实验室种类 332

A.3　试验板和FPGA实验 334

A.4　仿真实验 335

A.5　建模实验 335

A.6　逻辑和行为综合实验 337

A.7　参考文献 337