数字设计原理与实践 本科教学版pdf电子书版本下载

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第1章 数制和编码 1

1.1按位计数制 1

1.2八进制和十六进制 2

1.3常用按位计数制的转换 3

1.4十进制数的二进制编码 5

*1.5字符编码 7

参考资料 8

训练题 8

练习题 9

第2章 组合逻辑设计原理 10

2.1开关代数 11

2.1.1公理 11

2.1.2单变量定理 13

2.1.3二变量定理和三变量定理 13

2.1.4 n变量定理 14

2.1.5对偶性 16

2.1.6逻辑函数的标准表示法 18

2.2组合电路分析 21

2.3组合电路的综合 24

2.3.1电路描述与设计 25

2.3.2电路处理 27

2.3.3组合电路最小化 28

2.3.4卡诺图 30

2.3.5最小化“积之和”表达式 31

2.3.6其他最小化问题 37

2.3.7程序化的最小化方法 37

*2.4定时冒险 38

2.4.1静态冒险 39

2.4.2利用卡诺图发现静态冒险 40

2.4.3动态冒险 41

2.4.4设计无冒险电路 41

参考资料 42

训练题 43

练习题 44

第3章 硬件描述语言 48

3.1基于HDL的数字设计 48

3.1.1为什么用HDL 48

3.1.2 HDL工具组 49

3.1.3基于HDL的设计流程 50

3.2 VHDL硬件描述语言 52

3.2.1程序结构 52

3.2.2类型、常量和数组 55

3.2.3函数和过程 58

3.2.4库和包 61

3.2.5结构形式的设计元素 62

3.2.6数据流形式的设计元素 65

3.2.7行为形式的设计元素 67

3.2.8时间尺度 71

3.2.9模拟 72

3.2.10 测试平台 73

3.2.11时序逻辑设计的VHDL特性 74

3.2.12综合 74

参考资料 75

训练题 76

练习题 76

第4章 组合逻辑设计实践 78

4.1组合型PLD 79

4.1.1可编程逻辑阵列 79

4.1.2可编程阵列逻辑器件 80

4.1.3通用阵列逻辑器件 83

4.1.4复杂型可编程逻辑器件 84

4.2译码器 85

4.2.1二进制译码器 85

4.2.2大规模元件的逻辑符号 86

4.2.3 3-8译码器74x 138 87

4.2.4级联二进制译码器 90

4.2.5用VHDL实现译码器 91

4.3编码器 95

4.3.1优先级编码器 96

4.3.2优先级编码器74×48 96

4.3.3用VHDL实现编码器 97

4.3.4用Verilog实现编码器 99

4.4三态器件 100

4.4.1三态缓冲器 100

4.4.2标准MSI三态缓冲器 102

*4.4.3用VHDL实现三态输出 104

4.5多路复用器 107

4.5.1标准MSI多路复用器 108

4.5.2扩展多路复用器 110

4.5.3多路复用器、多路分配器和总线 112

4.5.4用VHDL实现多路复用器 114

4.6“异或”门和奇偶校验电路 115

4.6.1“异或”门和“异或非”门 115

4.6.2奇偶校验电路 116

4.6.3 9位奇偶校验发生器74x280 117

4.6.4奇偶校验的应用 118

4.6.5用VHDL实现“异或”门和奇偶校验电路 119

4.7比较器 121

4.7.1比较器结构 122

4.7.2迭代电路 123

4.7.3迭代比较器电路 123

4.7.4标准MSI大小比较器 124

4.7.5用HDL实现比较器 127

4.7.6用ABEL和PLD实现比较器 127

4.7.7用VHDL实现比较器 128

4.7.8用Verilog实现比较器 130

*4.8加法器、减法器和ALU 133

4.8.1半加器和全加器 134

4.8.2串行进位加法器 134

4.8.3减法器 135

4.8.4先行进位加法器 136

4.8.5 MSI加法器 137

4.8.6 MSI算术逻辑单元 146

4.8.7组间先行进位 141

4.8.8用VHDL实现加法器 142

参考资料 145

训练题 146

练习题 147

第5章 时序逻辑设计原理 151

5.1双稳态元件 152

5.1.1数字分析 153

5.1.2模拟分析 153

5.1.3亚稳态特性 153

5.2锁存器与触发器 154

5.2.1 S-R锁存器 155

5.2.2 S-R锁存器 157

5.2.3具有使能端的S-R锁存器 157

5.2.4 D锁存器 158

5.2.5边沿触发式D触发器 159

5.2.6具有使能端的边沿触发式D触发器 161

5.2.7扫描触发器 162

*5.2.8主从式S-R触发器 163

*5.2.9主从式J-K触发器 164

*5.2.10边沿触发式J-K触发器 165

5.2.11 T触发器 166

5.3时钟同步状态机分析 167

5.3.1状态机结构 167

5.3.2输出逻辑 168

5.3.3特征方程 169

5.3.4使用D触发器的状态机分析 169

5.4时钟同步状态机设计 176

5.4.1状态表设计举例 177

5.4.2状态最小化 180

5.4.3状态赋值 181

5.4.4采用D触发器的综合 183

*5.4.5采用J-K触发器的综合 185

5.4.6采用D触发器的其他设计例子 186

5.5用状态图设计状态机 189

5.6用VHDL设计时序电路 194

5.6.1时钟电路 194

5.6.2用VHDL设计状态机 196

5.6.3 VHDL状态机举例 197

5.6.4 VHDL中的状态赋值 199

5.6.5 VHDL中的流水线型输出 200

5.6.6不用状态表的直接VHDL编程 201

5.6.7更多VHDL状态机例子 202

5.6.8用VHDL定义触发器 204

5.6.9 VHDL状态机测试平台 205

5.6.10反馈时序电路 208

参考资料 209

训练题 210

练习题 212

第6章 时序逻辑设计实践 215

6.1锁存器和触发器 215

6.1.1 SSI型锁存器和触发器 215

*6.1.2开关消颤 216

*6.1.3最简单的开关消颤电路 217

*6.1.4总线保持电路 218

6.1.5多位寄存器和锁存器 219

6.1.6用VHDL实现寄存器和锁存器 221

6.2时序型PLD 224

6.2.1时序型GAL器件 224

6.2.2 PLD定时规格说明 228

6.3计数器 230

6.3.1行波计数器 230

6.3.2同步计数器 231

6.3.3 MSI型计数器及应用 231

6.3.4二进制计数器状态的译码 235

6.3.5用VHDL实现计数器 236

6.4移位寄存器 239

6.4.1移位寄存器结构 239

6.4.2 MSI移位寄存器 241

6.4.3移位寄存器计数器 242

6.4.4环形计数器 243

6.4.5用VHDL实现移位寄存器 245

6.5同步设计方法 248

6.6同步设计中的障碍 250

6.6.1时钟偏移 251

6.6.2选通时钟 253

6.6.3异步输入 254

6.9同步器故障和亚稳定性 256

6.7.1同步器故障 257

6.7.2亚稳定性分辨时间 257

6.7.3可靠同步器设计 258

6.7.4亚稳定的定时分析 258

6.7.5更好的同步器 260

6.7.6其他同步器设计 261

6.7.7同步高速数据传输 263

参考资料 271

训练题 272

练习题 273

第7章 存储器、CPLD和FPGA 277

7.1只读存储器 277

7.1.1 ROM用于“随机”组合逻辑函数 278

*7.1.2 ROM的内部结构 280

*7.1.3二维译码 282

7.1.4商用ROM的类型 284

7.1.5 ROM的控制输入和定时 287

7.1.6 ROM的应用 289

7.2读／写存储器 293

7.3静态RAM 294

7.3.1静态RAM的输入和输出 294

7.3.2静态RAM的内部结构 294

7.3.3静态RAM的定时 296

*7.3.4标准静态RAM 297

*7.3.5同步SRAM 299

7.4动态RAM 302

7.4.1动态RAM的结构 302

7.4.2 SDRAM的定时 304

7.4.3 DDR SDRAM 306

7.5复杂可编程逻辑器件 307

7.5.1 Xilinx XC9500 CPLD系列 308

7.5.2功能块体系结构 309

7.5.3输入／输出块体系结构 311

7.5.4开关矩阵 312

7.6现场可编程门阵列 314

7.6.1 Xilinx XC4000 FPGA系列 314

7.6.2可配置逻辑块 315

7.6.3输入／输出块 317

7.6.4可编程互连 318

参考资料 320

训练题 321

练习题 321