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第1章 现代数字系统设计概论 1

1.1 概述 1

1.2 数字系统的层次化结构 2

1.2.1 开关电路级的基础——CMOS反相器 2

1.2.2 逻辑级的门电路 4

1.2.3 寄存器传输级的有限状态机 5

1.2.4 数字系统的系统级构成 6

1.2.5 复杂系统的算法级设计 8

1.3 数字系统设计的描述方法 9

1.3.1 原理图设计 11

1.3.2 程序设计法 11

1.3.3 状态机设计 13

1.3.4 IP模块使用 13

1.3.5 基于平台的设计方法 14

1.3.6 电子系统级——ESL设计 15

1.4 IP技术 16

1.4.1 IP知识产权模块 16

1.4.2 IP模块的种类与应用 17

1.4.3 片上系统和IP核复用 19

1.5 SOC技术 21

1.5.1 SOC基本概念 21

1.5.2 SOC与SOC设计技术 21

1.5.3 SOC芯片设计方法 23

1.5.4 SOC平台设计方法 24

1.5.5 软／硬件协同设计方法 27

1.6 利用FPGA平台实现片上系统 31

1.6.1 平台级FPGA的特点 32

1.6.2 在线可重构”技术 34

小结 35

习题 35

第2章 可编程逻辑器件 36

2.1 概述 36

2.1.1 可编程逻辑器件概述 36

2.1.2 可编程逻辑器件分类 39

2.2 CPLD的结构和工作原理 41

2.2.1 简单可编程逻辑器件原理 41

2.2.2 CPLD的结构和工作原理 47

2.3 逻辑级FPGA的结构和工作原理 50

2.3.1 可编程逻辑单元 51

2.3.2 可编程布线通道 59

2.3.3 可编程逻辑I/O单元 61

2.4 系统级FPGA的结构和工作原理 62

2.4.1 片上块RAM及接口 62

2.4.2 数字时钟管理 65

2.4.3 系统级I/O 72

2.5 平台级FPGA的结构和工作原理 74

2.5.1 乘法器 75

2.5.2 DSP硬核 76

2.5.3 高速串行接口 78

2.6 FPGA的配置 82

2.6.1 FPGA配置方式 82

2.6.2 FPGA配置流程 86

小结 87

习题 87

第3章 Verilog硬件描述语言 88

3.1 硬件描述语言概述 88

3.1.1 硬件描述语言特点 89

3.1.2 层次化设计 89

3.2 Verilog HDL程序的基本结构 90

3.2.1 模块结构分析 92

3.2.2 模块的实例化 94

3.3 Verilog HDL词法、数据类型和运算符 96

3.3.1 词法约定 96

3.3.2 数据类型 98

3.3.3 运算符 99

3.4 Verilog HDL行为语句 102

3.4.1 赋值语句 103

3.4.2 顺序块和并行块语句 105

3.4.3 结构说明语句 106

3.4.4 条件语句 110

3.4.5 循环语句 113

3.4.6 系统任务和系统函数 115

3.4.7 编译预处理命令 119

3.4.8 Verilog HDL可综合设计 122

3.5 Verilog HDL设计举例 123

3.5.1 组合电路设计 123

3.5.2 时序电路设计 126

3.5.3 数字系统设计 128

3.6 Testbench文件与设计 133

小结 138

习题 139

第4章 Quartus Ⅱ开发软件 141

4.1 Quartus Ⅱ图形用户界面和安装 141

4.1.1 Quartus Ⅱ图形用户界面 142

4.1.2 Quartus Ⅱ软件安装要求 143

4.1.3 Quartus Ⅱ软件安装 143

4.2 Quartus Ⅱ软件的设计流程 146

4.3 设计输入 147

4.3.1 创建工程 148

4.3.2 建立文本编辑文件 151

4.3.3 建立图形设计文件 152

4.3.4 建立存储器初始化文件 159

4.4 项目的编译实现 159

4.4.1 编辑模块与界面 159

4.4.2 编译器选项设置 160

4.4.3 引脚分配 162

4.4.4 实现与报告分析 163

4.5 项目的仿真验证 165

4.5.1 编辑激励波形 165

4.5.2 设置仿真器 168

4.5.3 基于ModelSim的仿真 169

4.6 硬件下载与验证 173

4.7 数字系统设计示例 175

4.8 SignalTap Ⅱ实时测试工具 179

4.8.1 SignalTap Ⅱ实时测试流程 179

4.8.2 SignalTap Ⅱ工具的使用 180

4.9 LogicLock技术 184

4.9.1 LogicLock技术简介 184

4.9.2 LogicLock技术特性 184

4.9.3 LogicLock区域 185

4.9.4 LogicLock设计实例 186

小结 193

习题 193

第5章 数字系统的高级设计与综合 194

5.1 Verilog编程风格 194

5.1.1 逻辑推理 195

5.1.2 陷阱 198

5.1.3 设计组织 207

5.2 综合优化 211

5.2.1 速度与面积 211

5.2.2 资源共享 212

5.2.3 流水线、重新定时和寄存器平衡 215

5.2.4 有限状态机编译 219

5.3 数字系统的同步设计 221

5.3.1 同步设计基本原理 221

5.3.2 建立和保持时间 223

5.3.3 同步设计中的异步问题 226

5.3.4 时序约束 230

5.4 数字系统的综合 232

5.4.1 数字系统综合概述 232

5.4.2 系统级综合 234

5.4.3 高级综合 238

5.4.4 寄存器传输级（RTL）综合 241

5.4.5 逻辑级综合 243

小结 244

习题 244

第6章 FPGA DSP系统设计 246

6.1 DSP的基本概念 246

6.2 FPGA实现DSP的特点 248

6.3 DSP硬核的结构与使用 250

6.4 基于模型的设计方法 257

6.5 DSP Builder设计工具 261

6.5.1 DSP Builder的安装 261

6.5.2 DSP Builder支持的芯片和设计流程 262

6.5.3 DSP Builder设计规则 263

6.5.4 DSP Builder设计实例 266

6.5.5 利用Black Box设计定制模块 276

6.6 FIR滤波器设计 279

6.6.1 滤波器系数的确定 279

6.6.2 建立FIR滤波器模型 281

6.6.3 Simulink中仿真 284

6.6.4 硬件测试 285

小结 289

习题 289

第7章 可编程片上系统SOPC设计 291

7.1 SOPC系统结构 291

7.2 SOPC软硬件协同开发流程 294

7.2.1 嵌入式系统的特性 294

7.2.2 SOPC设计流程 296

7.3 Nios Ⅱ处理器软核 298

7.3.1 Nios Ⅱ处理器简介 298

7.3.2 Nios Ⅱ处理器的架构 299

7.3.3 Nios Ⅱ处理器用户自定制指令 300

7.4 Avalon总线 302

7.4.1 Avalon总线简介 302

7.4.2 术语介绍 305

7.4.3 Avalon总线信号 308

7.4.4 Avalon总线传输模式 309

7.5 外设组件 310

7.5.1 常用组件简介 310

7.5.2 用户自定制外设组件 312

7.6 SOPC Builder的使用 314

7.6.1 SOPC Builder工具简介 314

7.6.2 SOPC Builder设计流程 316

7.7 Nios Ⅱ系统软件架构 321

7.7.1 Nios Ⅱ处理器编程模型 321

7.7.2 软件架构 323

7.7.3 Nios Ⅱ系统的引导 327

7.8 Nios Ⅱ软件开发平台 328

7.8.1 Nios Ⅱ软件开发工具 328

7.8.2 Nios Ⅱ软件开发流程 330

小结 337

习题 337

第8章 综合设计实例 338

8.1 实例一：PS/2键盘编解码演示系统 338

8.1.1 设计任务 338

8.1.2 原理分析与系统方案 339

8.1.3 设计实现 350

8.1.4 系统配置与测试 366

8.2 实例二：基于VGA接口的乒乓游戏系统 367

8.2.1 设计任务 367

8.2.2 原理分析与系统方案 367

8.2.3 设计实现 372

8.2.4 系统配置与测试 384

8.3 实例三：实现乐曲播放的SOPC系统 385

8.3.1 设计任务和方案 385

8.3.2 定制PwM外设组件 385

8.3.3 构建SOPC硬件系统 396

8.3.4 软件程序设计 402

8.3.5 硬件实现与测试 406

小结 409

习题 409

附录A Altera DE2开发板说明 410

附录B Verilog HDL（IEEE 1364—2001）关键词表及说明 418

附录C 英文缩写词 426

参考文献 432