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第1章 绪论 1

1.1 PLD的分类 2

1.2 PLD设计的基本流程 3

1.2.1设计输入 3

1.2.2设计综合 3

1.2.3仿真验证 3

1.2.4设计实现 4

1.2.5下载验证 4

1.3 PLD设计的常用工具 4

1.3.1 Altera公司设计开发工具 4

1.3.2Xilinx公司设计开发工具 5

1.4 PLD技术发展趋势 5

习题 6

第2章EPIC3型FPGA结构 7

2.1逻辑阵列块 8

2.1.1 LAB连接 9

2.1.2 LAB控制信号 9

2.2逻辑单元 10

2.2.1 LUT链和寄存器链 10

2.2.2 addnsub信号 11

2.2.3 LE操作模式 11

2.3多路径互连 15

2.3.1行互连 15

2.3.2列互连 16

2.4嵌入式存储器 18

2.4.1存储器模式 19

2.4.2奇偶位支持 20

2.4.3移位寄存器支持 20

2.4.4存储器大小配置 20

2.4.5字节使能 22

2.4.6控制信号和M4K接口 22

2.4.7独立时钟模式 23

2.4.8输入/输出时钟模式 24

2.4.9读/写时钟模式 26

2.4.10单端口模式 26

2.5全局时钟网络和锁相环 28

2.5.1全局时钟网络 28

2.5.2双用途时钟管脚 28

2.5.3组合资源 29

2.5.4锁相环 29

2.5.5时钟的倍频和分频 31

2.5.6外部时钟输入 31

2.5.7外部时钟输出 32

2.5.8时钟反馈 32

2.5.9相移 32

2.5.10锁定检测信号 32

2.5.11可编程占空比 32

2.5.12控制信号 32

2.6输入/输出结构 33

2.6.1外部RAM接口 37

2.6.2 DDR SDRAM和FCRAM 37

2.6.3可编程驱动能力 38

2.6.4可编程上拉电阻 40

2.7 IEEE标准1149.1 （JTAG）边界扫描支持 40

习题 41

第3章 基于Quartus Ⅱ的FPGA设计方法 43

3.1 Quartus Ⅱ软件的设计输入 44

3.1.1文本编辑器 44

3.1.2模块和符号编辑器 47

3.1.3 MegaWizard插件管理器 48

3.1.4 Quartus Ⅱ支持的其他设计输入 52

3.2 Quartus Ⅱ软件的设计约束 53

3.2.1分配编辑器 54

3.2.2引脚规划器 54

3.2.3 Settings对话框 55

3.2.4分配设计分区 55

3.2.5导入分配 55

3.2.6验证引脚分配 56

3.3 Quartus Ⅱ软件的设计综合 56

3.3.1 Analysis&Synthesis功能选项设置 57

3.3.2查看综合结果 58

3.3.3渐进式综合 59

3.4布局布线 60

3.4.1布局布线设置 60

3.4.2查看布局布线结果 62

3.4.3优化布局布线结果 63

3.5仿真 65

3.6时序分析 67

3.6.1标准时序分析器的使用 67

3.6.2 TimeQuest时序分析 71

3.7时序逼近 72

3.7.1使用时序逼近平面布局图 72

3.7.2使用时序优化向导 74

3.7.3使用网表优化实现时序逼近 74

3.7.4使用LogicLock区域达到时序逼近 75

3.7.5使用设计空间管理器达到时序逼近 76

3.7.6使用渐进式编译达到时序逼近 76

3.8功耗分析 76

3.8.1使用PowerPlay功耗分析器分析功耗 77

3.8.2使用PowerPlay早期功耗估算器 77

3.9编程和配置 78

3.9.1汇编器Assembler的使用 79

3.9.2使用Programmer对一个或多个器件编程 79

3.10调试 80

3.10.1 SignalTap Ⅱ逻辑分析器的使用 81

3.10.2使用外部逻辑分析仪 84

3.10.3使用SignalProbe 85

3.10.4使用在系统存储器内容编辑器 85

习题 86

第4章VHDL硬件描述语言 87

4.1基于硬件描述语言的数字电路设计方法 88

4.2硬件设计语言概述 89

4.3 VHDL语言的基本结构 90

4.3.1实体 90

4.3.2结构体 92

4.3.3结构体的3种子结构 96

4.3.4包、库和配置 99

4.4 VHDL语言要素 104

4.4.1 VHDL的文字规则 104

4.4.2 VHDL的数据对象 105

4.4.3 VHDL的数据类型 107

4.4.4 VHDL的运算操作符 110

4.4.5 VHDL的主要描述语句 111

4.5基本逻辑电路设计 120

4.6使用Quartus Ⅱ的V HDL语言设计实例 125

4.6.1 Quartus Ⅱ软件的开发流程概述 125

4.6.2 Quartus Ⅱ对第三方软件的支持 126

4.6.3 Quartus Ⅱ开发平台的V HDL语言设计实例 126

习题 138

第5章FPGA设计实例 140

5.1开发系统简介 141

5.1.1硬件符号功能说明 141

5.1.2开发系统电路结构 142

5.1.3其他硬件资源 151

5.1.4开发系统使用前设置 156

5.2原理图输入的简单组合逻辑设计 156

5.2.1 1位全加器设计 156

5.2.2 4选1数据选择器的设计 160

5.3简单时序电路设计 161

5.3.1 D触发器设计 161

5.3.2具有异步清零和同步使能4位十进制加法计数器设计 162

5.3.3数控分频器的设计 162

5.3.4移位运算器设计 164

5.4数码管驱动电路设计 165

5.4.1 7段数码显示译码器设计 165

5.4.2 8位数码扫描显示电路 166

5.5复杂FPGA设计 168

5.5.1序列检测器设计 168

5.5.2 8位十六进制频率计设计 169

5.6宏模块设计及测试 172

5.6.1 DDS正弦信号发生器功能 172

5.6.2简易DDS正弦信号发生器设计 173

5.6.3使用SignalTap Ⅱ对简易DDS信号发生器实时测试 179

5.6.4拓展训练 180

参考文献 181