图书介绍
数字设计原理与实践pdf电子书版本下载
- （英）John F.Wakerly著；林生等译 著
- 出版社： 北京：机械工业出版社
- ISBN：7111121899
- 出版时间：2003
- 标注页数：675页
- 文件大小：39MB
- 文件页数：693页
- 主题词：数字电路－电路设计
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图书目录
第1章 引言 1
1.1关于“数字设计” 1
1.2模拟与数字 2
1.3数字器件 4
1.4数字设计的电子技术 5
1.5数字设计的软件技术 6
1.6集成电路 8
1.7可编程逻辑器件 10
1.8专用集成电路 11
1.9印制电路板 12
1.10数字设计层次 12
1.11游戏名字 15
1.12继续学习 15
训练题 16
第2章 数制和编码 17
2.1按位计数制 17
2.2八进制和十六进制 18
2.3常用按位计数制的转换 20
2.4非十进制数的加法和减法 21
2.5负数的表示 23
2.5.1符号－数值表示法 23
2.5.2补码数制 24
2.5.3基数补码表示法 24
2.5.4二进制补码表示法 25
2.5.5基数减1补码表示法 26
2.5.6二进制反码表示法 26
2.5.7余码表示法 26
2.6二进制补码的加法和减法 27
2.6.1加法规则 27
2.6.2图示法 27
2.6.3溢出 28
2.6.4减法规则 28
2.6.5二进制补码与无符号二进制数 29
2.7二进制反码加法和减法 30
2.8二进制乘法 31
2.9二进制除法 32
2.10十进制数的二进制编码 33
2.11葛莱码 34
2.12字符编码 36
2.13动作、条件和状态的编码 37
2.14n维体与距离 38
2.15检错码和纠错码 39
2.15.1检错码 40
2.15.2纠错码与多重检错码 41
2.15.3汉明码 42
2.15.4循环冗余校验码 44
2.15.5二维码 44
2.15.6校验和码 45
2.15.7n中取m码 46
2.16用于串行数据传输与存储的编码 46
2.16.1并行／串行数据 46
2.16.2串行线路编码 47
参考资料 49
训练题 50
练习题 51
第3章 数字电路 55
3.1逻辑信号与门电路 55
3.2逻辑系列 58
3.3CMOS逻辑 59
3.3.1CMOS逻辑电平 60
3.3.2MOS晶体管 60
3.3.3基本的CMOS反相器电路 61
3.3.4CMOS“与非门”和“或非门” 62
3.3.5扇入 64
3.3.6非反相门 64
3.3.7CMOS“与或非”门和“或与非”门 65
3.4CMOS电路的电气特性 67
3.4.1概述 67
3.4.2数据表和规格说明 68
3.5CMOS稳态电气特性 69
3.5.1逻辑电平和噪声容限 69
3.5.2带电阻性负载的电路特性 71
3.5.3非理想输入时的电路特性 74
3.5.4扇出 76
3.5.5负载效应 76
3.5.6不用的输入端 77
3.5.7电流尖峰和去耦电容器 77
3.5.8如何毁坏CMOS器件 78
3.6CMOS动态电气特性 78
3.6.1转换时间 79
3.6.2传播延迟 83
3.6.3功率损耗 84
3.7其他CMOS输入和输出结构 85
3.7.1传输门 85
3.7.2施密特触发器输入 85
3.7.3三态输出 87
3.7.4漏极开路输出 88
3.7.5驱动发光二极管 89
3.7.6多源总线 90
3.7.7线连逻辑 91
3.7.8上拉电阻 91
3.8CMOS逻辑系列 93
3.8.1HC和HCT 93
3.8.2VHC和VHCT 94
3.8.3HC、HCT、VHC和VHCT的电气特性 94
3.8.4FCT和FCT-T 98
3.8.5FCT-T的电气特性 98
3.9双极逻辑 99
3.9.1二极管 100
3.9.2二极管逻辑 101
3.9.3双极结型晶体管 103
3.9.4晶体管逻辑反相器 105
3.9.5肖特基晶体管 106
3.10晶体管－晶体管逻辑 107
3.10.1基本TTL型与非门 107
3.10.2逻辑电平和噪声容限 109
3.10.3扇出 110
3.10.4不用的输入端 112
3.10.5其他的TTL门类型 113
3.11TTL系列 114
3.11.1早期的TTL系列 114
3.11.2肖特基TTL系列 115
3.11.3TTL系列的特性 115
3.11.4一个TTL数据表 115
3.12CMOS/TTL接口 117
3.13低电压CMOS逻辑和接口 118
3.13.1 3.3VLVTTL和LVCMOS逻辑 118
3.13.2 5V容许输入 119
3.13.3 5V容许输出 120
3.13.4TTL/LVTTL接口小结 120
3.13.5 2.5V和1.8V逻辑 120
3.14发射极耦合逻辑 121
3.14.1基本CML电路 121
3.14.2ECL10K/10H系列 123
3.14.3ECL100K系列 124
3.14.4正ECL（PECL） 124
参考资料 126
训练题 127
练习题 130
第4章 组合逻辑设计原理 135
4.1开关代数 136
4.1.1公理 136
4.1.2单变量定理 138
4.1.3二变量和三变量定理 138
4.1.4n变量定理 139
4.1.5对偶性 141
4.1.6逻辑函数的标准表示法 143
4.2组合电路分析 145
4.3组合电路的综合 149
4.3.1电路描述与设计 149
4.3.2电路处理 151
4.3.3组合电路最小化 153
4.3.4卡诺图 154
4.3.5最小化“积之和”表达式 155
4.3.6简化“和之积”表达式 161
4.3.7“无关”输入组合 161
4.3.8多输出函数的最小化 162
4.4程序化的最小化方法 164
4.4.1乘积项的表示 164
4.4.2通过组合乘积项求主蕴含项 167
4.4.3用主蕴含项表求最小覆盖 168
4.4.4其他最小化方法 170
4.5定时冒险 170
4.5.1静态冒险 170
4.5.2利用卡诺图发现静态冒险 171
4.5.3动态冒险 172
4.5.4设计无冒险电路 173
4.6ABEL硬件描述语言 173
4.6.1ABEL程序结构 173
4.6.2ABEL编译器操作 175
4.6.3WHEN语句和等式块 176
4.6.4真值表 179
4.6.5范围、集合和关系 180
4.6.6无关项输入 181
4.6.7测试向量 182
4.7VHDL硬件描述语言 184
4.7.1设计流程 184
4.7.2程序结构 186
4.7.3类型和常量 189
4.7.4函数和过程 192
4.7.5库和包 194
4.7.6结构化设计元素 196
4.7.7数据流设计元素 199
4.7.8行为设计元素 201
4.7.9时间尺度与模拟 205
4.7.10综合 206
参考资料 207
训练题 209
练习题 211
第5章 组合逻辑设计实践 217
5.1文档标准 217
5.1.1方框图 219
5.1.2门的符号 220
5.1.3信号名和有效电平 221
5.1.4引脚的有效电平 222
5.1.5“圈到圈”逻辑设计 223
5.1.6绘制布局图 226
5.1.7总线 228
5.1.8附带的图示信息 229
5.2电路定时 229
5.2.1定时图 230
5.2.2传播延迟 232
5.2.3定时规格说明 232
5.2.4定时分析 235
5.2.5定时分析工具 235
5.3组合型PLD 235
5.3.1可编程逻辑阵列 235
5.3.2可编程阵列逻辑器件 237
5.3.3通用阵列逻辑器件 240
5.3.4双极型PLD电路 240
5.3.5CMOS型PLD电路 242
5.3.6器件编程与测试 244
5.4译码器 245
5.4.1二进制译码器 245
5.4.2大规模元件的逻辑符号 246
5.4.3双2-4译码器74x139 247
5.4.4 3-8译码器74x138 249
5.4.5级联二进制译码器 250
5.4.6用ABEL和PLD实现译码器 251
5.4.7用VHDL实现译码器 256
5.4.8七段译码器 260
5.5编码器 263
5.5.1优先编码器 263
5.5.2优先级编码器74x148 264
5.5.3用ABEL和PLD实现编码器 267
5.5.4用VHDL实现编码器 269
5.6三态器件 269
5.6.1三态缓冲器 270
5.6.2标准SSI和MSI三态缓冲器 271
5.6.3用ABEL和PLD实现三态输出 274
5.6.4用VHDL实现三态输出 276
5.7多路复用器 279
5.7.1标准MSI多路复用器 280
5.7.2扩展多路复用器 282
5.7.3多路复用器、多路分配器和总线 284
5.7.4用ABEL和PLD实现多路复用器 285
5.7.5用VHDL实现多路复用器 288
5.8异或门和奇偶校验电路 289
5.8.1异或门和异或非门 289
5.8.2奇偶校验电路 291
5.8.3 9位奇偶校验发生器74x280 291
5.8.4奇偶校验的应用 292
5.8.5用ABEL和PLD实现异或门和奇偶校验电路 293
5.8.6用VHDL实现异或门和奇偶校验电路 294
5.9比较器 296
5.9.1比较器结构 296
5.9.2迭代电路 297
5.9.3迭代比较器电路 298
5.9.4标准MSI比较器 298
5.9.5用ABEL和PLD实现比较器 301
5.9.6用VHDL实现比较器 302
5.10加法器、减法器和ALU 304
5.10.1半加器和全加器 304
5.10.2串行进位加法器 304
5.10.3减法器 305
5.10.4先行进位加法器 307
5.10.5MSI加法器 308
5.10.6MSI算术逻辑单元 310
5.10.7组间先行进位 312
5.10.8用ABEL和PLD实现加法器 314
5.10.9用VHDL实现加法器 315
5.11组合乘法器 316
5.11.1组合乘法器的结构 316
5.11.2用ABEL和PLD实现乘法 318
5.11.3用VHDL实现乘法 319
参考资料 323
训练题 324
练习题 326
第6章 组合电路设计实例 333
6.1构件式设计举例 333
6.1.1桶式移位器 333
6.1.2简单浮点编码器 335
6.1.3双优先级编码器 337
6.1.4级联比较器 338
6.1.5关模比较器 340
6.2使用ABEL和PLD的设计举例 342
6.2.1桶式移位器 342
6.2.2简单浮点编码器 344
6.2.3双优先级编码器 345
6.2.4级联比较器 347
6.2.5关模比较器 348
6.2.6“1”计数器 351
6.2.7三子棋游戏 352
6.3使用VHDL的设计举例 358
6.3.1桶式移位器 358
6.3.2简单浮点编码器 364
6.3.3双优先级编码器 367
6.3.4级联比较器 369
6.3.5关模比较器 370
6.3.6“1”计数器 371
6.3.7三子棋游戏 374
练习题 379
第7章 时序逻辑设计原理 381
7.1双稳态元件 382
7.1.1数字分析 382
7.1.2模拟分析 383
7.1.3亚稳态特性 383
7.2锁存器与触发器 384
7.2.1S-R锁存器 385
7.2.2？-？锁存器 386
7.2.3具有使能端的S-R锁存器 387
7.2.4D锁存器 388
7.2.5边沿触发式D触发器 389
7.2.6具有使能端的边沿触发式D触发器 391
7.2.7扫描触发器 392
7.2.8主从式S-R触发器 393
7.2.9主从式J-K触发器 394
7.2.10边沿触发式J-K触发器 395
7.2.11T触发器 395
7.3时钟同步状态机分析 397
7.3.1状态机的结构 397
7.3.2输出逻辑 398
7.3.3特征方程 399
7.3.4使用D触发器的状态机分析 399
7.3.5使用J-K触发器的状态机分析 405
7.4时钟同步状态机设计 407
7.4.1状态表设计举例 408
7.4.2状态最小化 411
7.4.3状态赋值 411
7.4.4采用D触发器的综合 414
7.4.5采用J-K触发器的综合 416
7.4.6采用D触发器的其他设计例子 419
7.5用状态图设计状态机 422
7.6用转移表综合状态机 427
7.6.1转移方程 427
7.6.2激励方程 428
7.6.3其他方法 429
7.6.4状态机的实现 429
7.7其他状态机设计举例 430
7.7.1猜谜游戏 430
7.7.2未用状态 432
7.7.3输出编码状态赋值 433
7.7.4“无关”状态编码 434
7.8状态机的分解 435
7.9反馈时序电路 437
7.9.1分析 437
7.9.2分析具有多个反馈回路的电路 440
7.9.3竞争 441
7.9.4状态表与流程表 442
7.9.5CMOSD触发器分析 443
7.10反馈时序电路设计 444
7.10.1锁存器 444
7.10.2设计基本模式流程表 446
7.10.3流程表的最小化 448
7.10.4无竞争状态赋值法 448
7.10.5激励方程 450
7.10.6本质冒险 451
7.10.7小结 453
7.11ABEL时序电路设计特性 453
7.11.1寄存型输出 453
7.11.2状态图 455
7.11.3外部状态记忆 459
7.11.4指定Moore型输出 459
7.11.5用WITH语句指定Mealy型输出和流水线输出 460
7.11.6测试向量 462
7.12VHDL时序电路设计特性 464
7.12.1反馈时序电路 464
7.12.2时钟电路 465
参考资料 466
训练题 467
练习题 471
第8章 时序逻辑设计实践 479
8.1时序电路文档标准 479
8.1.1一般要求 479
8.1.2逻辑符号 479
8.1.3状态机描述 480
8.1.4定时图及其规范 481
8.2锁存器和触发器 484
8.2.1SSI型锁存器和触发器 484
8.2.2开关消抖 485
8.2.3最简单的开关消抖电路 485
8.2.4总线保持电路 486
8.2.5多位寄存器和锁存器 487
8.2.6用ABEL和PLD实现寄存器和锁存器 490
8.2.7用VHDL实现寄存器和锁存器 493
8.3时序型PLD 496
8.3.1双极型时序PLD 496
8.3.2时序型GAL器件 499
8.3.3PLD的定时规范 503
8.4计数器 505
8.4.1行波计数器 506
8.4.2同步计数器 506
8.4.3MSI型计数器及应用 507
8.4.4二进制计数器状态的译码 513
8.4.5用ABEL和PLD实现计数器 514
8.4.6用VHDL实现计数器 516
8.5移位寄存器 519
8.5.1移位寄存器结构 519
8.5.2MSI移位寄存器 521
8.5.3世界上最大型移位寄存器的应用 523
8.5.4串／并转换 525
8.5.5移位寄存器计数器 529
8.5.6环形计数器 529
8.5.7Johnson计数器 531
8.5.8线性反馈移位寄存器计数器 533
8.5.9用ABEL和PLD实现移位寄存器 536
8.5.10用VHDL实现移位寄存器 543
8.6迭代与时序电路 546
8.7同步设计方法 548
8.7.1同步系统结构 548
8.7.2同步系统设计举例 550
8.8同步设计中的障碍 553
8.8.1时钟偏移 553
8.8.2选通时钟 556
8.8.3异步输入 557
8.9同步器故障和亚稳定性 559
8.9.1同步器故障 559
8.9.2亚稳定性分辨时间 560
8.9.3可靠同步器设计 560
8.9.4亚稳定的定时分析 561
8.9.5较好的同步器 562
8.9.6其他同步器设计 564
8.9.7抗亚稳定的触发器 565
8.9.8同步高速数据传输 566
参考资料 574
训练题 575
练习题 577
第9章 时序电路设计实例 583
9.1使用ABEL和PLD的设计实例 583
9.1.1基于PLD的状态机定时及封装考虑 584
9.1.2几个简单的状态机 586
9.1.3雷鸟车尾灯 588
9.1.4猜谜游戏 589
9.1.5改造交通灯控制器 593
9.2使用VHDL的设计实例 595
9.2.1几个简单的状态机 596
9.2.2雷鸟车尾灯 602
9.2.3猜谜游戏 603
9.2.4改造交通灯控制器 605
练习题 608
第10章 存储器、CPLD和FPGA 611
10.1只读存储器 611
10.1.1ROM用于“随机”组合逻辑函数 612
10.1.2ROM的内部结构 613
10.1.3二维译码 616
10.1.4商用ROM的类型 618
10.1.5ROM的控制输入和定时 620
10.1.6ROM的应用 623
10.2读／写存储器 626
10.3静态RAM 627
10.3.1静态RAM的输入和输出 627
10.3.2静态RAM的内部结构 628
10.3.3静态RAM的定时 628
10.3.4标准静态RAM 631
10.3.5同步SRAM 632
10.4动态RAM 636
10.4.1动态RAM的结构 636
10.4.2动态RAM的定时 637
10.4.3同步DRAM 639
10.5复杂可编程逻辑器件 640
10.5.1Xilinx XC9500 CPLD序列 640
10.5.2功能块体系结构 642
10.5.3输入／输出块体系结构 644
10.5.4开关矩阵 644
10.6现场可编程门阵列 646
10.6.1Xilinx XC4000FPGA系列 647
10.6.2可配置逻辑块 648
10.6.3输入／输出块 650
10.6.4可编程内部连线 651
参考资料 653
训练题 654
练习题 654
第11章 实践中的附加课题 657
11.1计算机辅助设计工具 657
11.1.1硬件描述语言 657
11.1.2原理图捕捉 658
11.1.3定时图及其规范 659
11.1.4电路分析与模拟 659
11.1.5印制电路板布局 661
11.2可测试性设计 662
11.2.1测试 662
11.2.2引脚上和电路内的测试 663
11.2.3扫描方法 665
11.3数字系统可靠性评估 666
11.3.1故障率 667
11.3.2可靠性与MTBF 668
11.3.3系统可靠性 668
11.4传输线、反射与终接 669
11.4.1基本传输线理论 669
11.4.2逻辑信号互连作为传输线 671
11.4.3逻辑信号的终接 673
参考资料 674