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第一章 MOS晶体管原理 1

1.1 MOS晶体管概述 1

1.1.1 金属氧化半导体(MOS)的结构 1

1.1.2 外部偏置下的MOS系统 4

1.1.3 MOS晶体管(MOSFET)的结构和工作原理 7

1.2 MOS晶体管计算模型 12

1.2.1 MOSFET电流-电压特性 12

1.2.2 MOS晶体管电容 21

1.3 MOS反相器的直流特性分析 27

1.3.1 简介 28

1.3.2 电阻负载反相器 36

1.3.3 n型MOS晶体管负载反相器 42

1.3.4 CMOS反相器 49

第二章 加工工艺概述 63

2.1 CMOS加工工艺 63

2.1.1 硅片 63

2.1.2 光刻工艺和阱区确定 64

2.1.3 扩散法和离子注入法 65

2.1.4 化学气相沉积和作用区的确定 67

2.1.5 场区注入和场区氧化 67

2.1.6 场区氧化层的生长 68

2.1.7 栅氧化和阈值电压调整 69

2.1.8 多晶硅栅的形成 70

2.1.9 注入结、淀积SiO2与打开接触孔 70

2.1.10 退火、淀积金属模型以及淀积覆盖玻璃 72

2.1.11 可以替换的工艺步骤 73

2.2 双极工艺 73

2.3 CMOS版图与设计规则 75

2.4 高级CMOS工艺 83

3.1.1 简介 85

3.1 MOS反相器的动态特性和互连效应 85

第三章 电路抽象及性能估计 85

3.1.2 MOS器件的电阻估计 86

3.1.3 MOS器件的电容估计 90

3.1.4 延迟时间定义 92

3.1.5 延迟时间的计算 94

3.1.6 有延时约束的反相器设计 98

3.1.7 互连寄生效应的估算 103

3.1.8 互连线延时的计算 113

3.1.9 CMOS反相器的动态功耗 115

3.2.1 介绍 119

3.2 CMOS组合电路的设计及其性能 119

3.2.2 静态CMOS的设计 120

3.2.3 动态CMOS的设计 140

3.3 功耗问题 147

3.3.1 电源和功耗 148

3.3.2 逻辑门的翻转频率 148

3.3.3 静态CMOS电路中的毛刺 152

3.3.4 静态CMOS电路中的短路电流 155

3.3.5 低功耗CMOS设计 156

3.4 如何选择逻辑类型 160

3.5 总结 161

第四章 CMOS电路和逻辑设计 163

4.1 引言 163

4.2 CMOS逻辑门设计 163

4.2.1 扇入和扇出 165

4.2.2 典型的CMOS与非门和或非门延时 167

4.2.3 MOS管尺寸的确定 171

4.2.4 小结 172

4.3 简单逻辑门的基本物理版图设计 173

4.3.1 反相器 173

4.3.2 与非门和或非门 176

4.3.3 综合的逻辑门版图设计 177

4.3.4 CMOS标准单元的设计 181

4.3.5 门阵列版图设计 185

4.3.6 CMOS单元阵列的门阵列版图设计 185

4.3.7 逻辑门版图设计的一般原则 185

4.3.8 版图的性能优化 188

4.3.9 传输门版图的设计考虑 189

4.3.10 2输入多路复用器 191

4.4.1 CMOS互补逻辑 193

4.4 CMOS逻辑结构 193

4.4.2 双CMOS逻辑 195

4.4.3 伪NMOS逻辑 196

4.4.4 动态CMOS逻辑 199

4.4.5 钟控CMOS逻辑(C2MOS) 200

4.4.6 传输管逻辑 201

4.4.7 CMOS多米诺逻辑 205

4.4.8 改进的多米诺逻辑(拉链CMOS) 208

4.4.9 级联电压开关逻辑(CVSL) 209

4.4.10 SFPL逻辑 212

4.4.11 小结 212

4.5.1 钟控系统 214

4.5 时钟方案的抉择 214

4.5.2 锁存器和寄存器 215

4.5.3 系统时间 219

4.5.4 建立和保持时间 220

4.5.5 单向存储器结构 222

4.5.6 锁相环时钟技术 230

4.5.7 亚稳态和同步失效 232

4.5.8 单向逻辑结构 236

4.5.9 两相时钟 240

4.5.10 两相存储器结构 242

4.5.11 两相逻辑结构 246

4.5.12 四相时钟 246

4.5.13 四相存储器结构 247

4.5.14 四相逻辑结构 248

4.5.15 推荐的时钟方法 250

4.5.16 时钟分布 251

4.6 输入/输出(I/O)结构 252

4.6.1 总体的安排 252

4.6.2 VDD和VSS压焊块 255

4.6.3 输出压焊块 255

4.6.4 输入压焊块 256

4.6.5 三态压焊块和双向压焊块 259

4.6.6 其他压焊块 260

4.6.7 射极耦合逻辑(ECL)和低电压摆幅压焊块 262

4.7 低功耗设计 265

第五章 SOC设计方法学 266

5.1 ASIC设计方法介绍及发展趋势 266

5.2 SOC设计过程概述 268

5.2.1 模块的设计 268

5.2.2 VC的交接 273

5.2.3 芯片集成 274

5.2.4 软件开发 277

5.3 集成环境和SOC设计 278

5.3.1 应用环境库 278

5.3.2 硬件内核的实现 281

5.4 功能结构综合设计 284

5.4.1 功能结构综合设计概述 285

5.4.2 设计方法比较 285

5.4.3 新设计方法的应用 287

5.5 总线结构的设计 289

5.5.1 系统芯片总线结构概述 289

5.5.2 设计数据通信网络 292

5.5.3 以应用库环境为基础的设计方法 302

5.5.4 总线结构的验证 303

5.6 SOC中的软件设计 303

5.6.1 嵌入式软件发展的现状 303

5.6.2 嵌入式软件开发的问题 305

5.6.3 软硬件综合设计 305

5.6.4 改进嵌入式软件的开发方法 306

5.6.5 小结 306

6.1 概述 308

第六章 测试与可测性设计 308

6.2 故障模型和列试矢量生成 310

6.2.1 故障类型 310

6.2.2 故障模型 312

6.2.3 测试矢量生成 314

6.3 可测试性设计技术 318

6.3.1 Ad Hoc设计技术 318

6.3.2 扫描技术 320

6.3.3 内建自测试技术 324

6.3.4 IDDQ测试 329

6.4.1 系统芯片测试的一般模型 330

6.4 系统芯片的测试与可测性设计 330

6.4.2 虚拟插座接口 332

6.4.3 嵌入内核的内部测试 338

6.4.4 嵌入内核的外部访问机制 341

6.5 测试策略和技术 344

第七章 微处理器IP核的设计 346

7.1 微处理器核的基本组成 346

7.1.1 指令系统概述 346

7.1.2 指令和数据的寻址方式 348

7.2.1 建立局部数据通路 349

7.2 数据通路的设计 349

7.2.2 实现简单的数据通路 353

7.2.3 建立多拍数据通路 356

7.2.4 选择总线结构 359

7.3 控制通路的设计 362

7.4 流水线的设计 365

7.4.1 流水线的基本概念 365

7.4.2 流水线设计考虑 367

7.5 外围功能单元的设计 371

7.5.1 8155 IP的组成结构 372

7.5.2 8155 IP各关键模块的设计 373

参考文献 383