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第1章 绪论 1

1.1集成电路设计技术的发展 1

1.2 Verilog HDL和V HDL 1

1.2.1 Verilog HDL和V HDL的发展历史 1

1.2.2 Verilog HDL和V HDL的比较 2

1.3 FPGA/CPLD简介 3

1.3.1可编程逻辑器件的发展历史 3

1.3.2 PAL/GAL 3

1.3.3 CPLD 4

1.3.4 FPGA 5

1.3.5 CPLD与FPGA的区别 5

1.3.6 SOPC 6

习题1 6

第2章Verilog HDL基础 7

2.1 Verilog HDL的基本单元——模块 8

2.1.1简单Verilog HDL程序实例 8

2.1.2 Verilog HDL程序的基本结构 10

2.1.3逻辑功能描述 12

2.2 Verilog HDL基本语法 12

2.2.1词法规定 13

2.2.2常量及其表示 13

2.2.3变量的数据类型 15

2.3运算符及表达式 20

2.3.1算术运算符 20

2.3.2位运算符 21

2.3.3缩位运算符 21

2.3.4关系运算符 21

2.3.5等式运算符 22

2.3.6逻辑运算符 22

2.3.7移位运算符 23

2.3.8位拼接运算符 23

2.3.9条件运算符 23

2.3.10优先级别 24

2.4过程语句 24

2.4.1 initial语句 24

2.4.2 always语句 26

2.5块语句 30

2.5.1串行块begin-end 30

2.5.2并行块fork-join 31

2.6赋值语句 32

2.6.1连续赋值 32

2.6.2过程赋值 33

2.7条件语句 37

2.7.1 if-else语句 37

2.7.2 case语句 39

2.7.3条件的描述完备性 41

2.8循环语句 44

2.8.1 forever语句 45

2.8.2 repeat语句 45

2.8.3 while语句 46

2.8.4 for语句 47

2.8.5 disable语句 48

2.9 task和function说明语句 49

2.9.1 task说明语句 49

2.9.2 function说明语句 51

2.9.3 task和function说明语句的不同点 53

2.10编译向导 54

2.10.1宏定义语句define 54

2.10.2文件包含语句include 56

2.10.3条件编译命令ifdef、else、 endif 57

2.10.4时间尺度命令timescale 58

2.11 Verilog HDL设计举例 59

2.11.1组合逻辑电路描述 59

2.11.2时序逻辑电路 61

2.12小结 66

习题2 67

第3章Verilog HDL常用的建模方式 69

3.1 Verilog HDL常用的建模描述方式 69

3.1.1结构化建模描述方式 69

3.1.2数据流建模描述方式 81

3.1.3行为建模描述方式 82

3.1.4混合设计描述 83

3.2 Verilog HDL的抽象分层建模方式 84

3.2.1系统级和算法级建模方式 86

3.2.2寄存器传输级建模方式 86

3.2.3门级建模方式 89

3.2.4晶体管开关级建模方式 89

3.3小结 91

习题3 92

第4章 有限状态机设计 93

4.1 FSM设计方法 93

4.1.1使用FSM设计数字系统的优点 94

4.1.2设计FSM的基本步骤 95

4.1.3设计FSM的基本原则 96

4.1.4 FSM的Verilog代码编写方法 96

4.2 FSM设计实例 99

4.2.1 1001序列信号检测器设计 102

4.2.2交通灯信号控制器设计 108

4.3基于FPGA的数字系统设计原则和技巧 115

4.3.1基本原则 115

4.3.2设计技巧 118

4.4小结 120

习题4 120

第5章Verilog代码编写风格 121

5.1命名规范 121

5.2格式规范 122

5.3 RTL可综合代码编写规范 124

5.4项目目录规范 124

5.5常见错误 125

5.6小结 125

习题5 125

第6章 逻辑验证与测试平台 126

6.1测试平台的基本概念 126

6.1.1什么是测试平台 126

6.1.2测试平台模板 127

6.2仿真激励的语法 128

6.2.1 initial语句和always语句施加激励 128

6.2.2时钟信号的产生 129

6.2.3复位信号 131

6.2.4并行激励 132

6.2.5循环激励 133

6.2.6数组激励 134

6.2.7强制激励 134

6.2.8包含文件 135

6.2.9文件的读写 136

6.2.10矢量采样 136

6.2.11矢量回放 137

6.2.12 Matlab 137

6.3系统函数和系统任务 138

6.3.1 $display、 $write和＄strobe 138

6.3.2系统任务＄monitor 140

6.3.3 $fopen、 $fclose、 $fdisplay和＄fmonitor 141

6.3.4系统任务＄readmemb和＄readmemh 142

6.3.5系统任务＄finish和＄stop 143

6.3.6系统任务＄random 143

6.3.7系统函数＄time和＄realtime 144

6.3.8值变转储文件 144

6.4实例 146

6.5小结 148

习题6 149

第7章 逻辑综合与静态时序分析 150

7.1逻辑综合概述 150

7.1.1什么是逻辑综合 150

7.1.2逻辑综合的特点 151

7.1.3逻辑综合的要求 151

7.2逻辑综合流程和语法 152

7.3逻辑综合实例 158

7.3.1组合电路的综合（4位ALU的层次化综合） 159

7.3.2时序电路的综合（数字跑表的综合） 166

7.4门级网表的验证 174

7.4.1 ALU网表的门级仿真 174

7.4.2跑表网表的门级仿真 175

7.5形式验证 176

7.6物理综合 178

7.7静态时序分析 178

7.8小结 179

习题7 179

第8章Altera FPGA/CPLD器件及编程配置 180

8.1可编程器件的历史和趋势 180

8.2 FPGA/CPLD器件结构 181

8.2.1 CPLD的基本结构 181

8.2.2 FPGA的基本结构 181

8.2.3 FPGA/CPLD的器件选型 183

8.3 Altera系列FPGA/CPLD器件 184

8.3.1 MAX各系列器件 185

8.3.2 Cyclone各系列器件 187

8.3.3 Arria各系列器件 189

8.3.4 Stratix各系列器件 191

8.4编程配置 195

8.4.1编程硬件 195

8.4.2编程配置策略 197

8.4.3下载电缆驱动程序安装指导 205

8.4.4 Quartus 9.0下的编程下载 205

8.5小结 208

习题8 208

第9章 数字电路与系统的设计实例 209

9.1三层电梯控制器设计 209

9.1.1模块划分 209

9.1.2电梯控制模块 210

9.1.3显示转换模块 215

9.1.4分频模块 217

9.1.5系统电路图 217

9.2出租车计价器设计 219

9.2.1系统分析和模块划分 219

9.2.2速度调节模块 220

9.2.3里程显示模块 221

9.2.4金额显示模块 223

9.2.5系统电路图 226

9.3基于FPGA的电子点菜系统设计 228

9.3.1系统分析和模块划分 228

9.3.2输入控制模块 229

9.3.3 LCD显示模块 230

9.3.4菜单存储模块 235

9.3.5总价计算模块 237

9.3.6 LED显示模块 238

9.3.7系统电路图 238

9.4基于TRDB LCM的液晶显示模块的应用 240

9.4.1 TRDB LCM显示屏简介 240

9.4.2 TRDB LCM显示屏的主要参数 241

9.4.3模块划分 242

9.4.4彩条显示模块 244

9.4.5 LCM配置模块 249

9.4.6 12S控制器模块 250

9.4.7 LCM锁相环 253

9.5维纳滤波器设计 254

9.5.1维纳滤波算法原理 254

9.5.2模块划分 254

9.5.3滤波窗口模块 254

9.5.4维纳滤波算法模块 256

9.5.5联合测试平台 257

9.5.6系统电路图 259

习题9 259

第10章 可编程片上系统 261

10.1 SOPC简介 261

10.1.1 SOPC开发流程 261

10.1.2 NiosⅡ处理器简介 262

10.1.3 NiosⅡ外设接口 264

10.1.4 Avalon总线 274

10.2 SOPC开发实例 274

10.3 SOPC设计的常见问题及解决方法 285

习题10 286

附录A常用EDA软件使用指南 287

A1 ModelSim 6.0初学者使用指南 287

A1.1 ModelSim仿真功能简介 287

A1.2初学者指南 288

A2 Quartus 11 9.0的使用 304

附录B DE2介绍 316

参考文献 324