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第1章 概述 1

1.1 可编程逻辑器件 1

1.2 FPGA/CPLD的软件开发工具 2

1.3 硬件描述语言 2

1.3.1 AHDL语言 2

1.3.2 VerilogHDL语言 2

1.3.3 VHDL语言 3

1.4 FPGA/CPLD的开发流程 3

第2章 QuartusⅡ集成开发环境 5

2.1 QuartusⅡ界面概况 5

2.2 QuartusⅡ软件开发流程 6

2.2.1 创建工程 6

2.2.2 原理图输入方式 8

2.2.3 文本输入方式 15

2.2.4 波形仿真 17

2.2.5 引脚分配 21

2.2.6 编程下载 21

2.3 LPM参数化宏功能模块 24

2.3.1 LPM参数化宏功能模块定制管理器 24

2.3.2 LPM参数化宏功能模块的应用 30

第3章 仿真 34

3.1 Modelsim简介 34

3.2 安装 34

3.3 Modelsim仿真方法 35

3.3.1 前仿真 35

3.3.2 后仿真 35

3.3.3 Modelsim仿真的基本步骤 36

3.3.4 Modelsim的运行方式 36

3.4 Modelsim功能仿真 36

3.4.1 建立仿真工程 38

3.4.2 Altera仿真库的编译与映射 39

3.4.3 编译HDL源代码和Testbench 41

3.4.4 启动仿真器并加载设计顶层 42

3.4.5 打开观察窗口，添加信号 44

3.4.6 执行仿真 45

3.5 Modelsim时序仿真 46

3.5.1 仿真路径设置 46

3.5.2 QuartusⅡ仿真环境设置 47

3.5.3 利用QuartusⅡ编译源文件 48

3.5.4 生成测试模板并编写测试程序 48

3.5.5 执行仿真 51

第4章 VHDL语言基础 54

4.1 VHDL语言的特点 54

4.2 VHDL语言的程序结构 55

4.3 VHDL语言的库 55

4.4 VHDL语言的程序包 57

4.5 VHDL语言的实体 58

4.5.1 实体说明 58

4.5.2 实体的类属说明 58

4.5.3 实体的端口说明 59

4.6 VHDL语言的结构体 60

4.7 VHDL语言的配置 62

第5章 VHDL数据类型与运算操作符 65

5.1 VHDL的基本语法规则 65

5.2 VHDL语言的数据对象 66

5.2.1 常量（CONSTANT） 66

5.2.2 变量（VARIABLE） 66

5.2.3 信号（SIGNAL） 67

5.2.4 文件（FILES） 68

5.3 VHDL语言的数据类型 68

5.3.1 预定义的数据类型 68

5.3.2 用户自定义数据类型 71

5.3.3 数据类型的转换 73

5.4 VHDL语言的操作符 75

5.4.1 逻辑操作符 76

5.4.2 算术操作符 76

5.4.3 关系操作符 77

第6章 VHDL的主要描述语句 79

6.1 顺序描述语句 79

6.1.1 变量赋值语句 79

6.1.2 信号赋值语句 80

6.1.3 WAIT语句 80

6.1.4 IF语句 82

6.1.5 CASE语句 85

6.1.6 NULL语句 87

6.1.7 断言（ASSERT）语句 87

6.1.8 LOOP语句 88

6.1.9 NEXT语句 90

6.1.10 EXI语句 91

6.2 并发描述语句 92

6.2.1 进程语句 92

6.2.2 并发信号赋值语句 93

6.2.3 并发过程调用语句 95

6.2.4 块（BLOCK）语句 97

6.2.5 元件例化语句 98

6.2.6 生成语句 100

6.3 属性描述与定义语句 102

第7章 应用实例 111

7.1 自动邮票售票机设计 111

7.1.1 自动邮票售票系统总体模块图的设计 111

7.1.2 票价设定模块的设计 112

7.1.3 邮票类型选择模块的设计 113

7.1.4 点阵票型显示模块的设计 116

7.1.5 邮票类型选择与票价设定模块的设计 120

7.1.6 邮票数量设定模块的设计 121

7.1.7 邮票购买模块的设计 123

7.1.8 数据转换模块的设计 126

7.1.9 动态扫描模块的设计 127

7.1.10 数码管显示模块的设计 128

7.1.11 综合设计 129

7.2 交通灯控制系统的设计 130

7.2.1 交通灯控制系统模块图 130

7.2.2 控制模块设计 130

7.2.3 显示模块设计 135

7.2.4 综合设计 139

7.3 八路抢答器的设计 140

7.3.1 主持人控制模块 141

7.3.2 抢答信号锁存模块 142

7.3.3 倒计时模块 144

7.3.4 二进制编码转BCD码模块 146

7.3.5 扫描信号产生模块 147

7.3.6 数码管位信号与段信号匹配模块 147

7.3.7 BCD码转七段码模块 148

7.3.8 报警模块 149

7.3.9 综合设计 150

7.4 数字频率计VHDL程序与仿真 151

7.5 乐曲硬件演奏电路设计 155

7.5.1 顶层设计 156

7.5.2 音调产生模块 157

7.5.3 音调查询 158

7.5.4 节拍和音符数据发生器模块 159

7.5.5 “梁祝”乐曲演奏数据 160

7.6 数控分频器的设计 161

7.7 状态机A/D采样控制电路实现 162

7.8 比较器和D/A器件 164

7.9 ASK调制解调VHDL程序及仿真 165

7.9.1 ASK调制VHDL程序及仿真 165

7.9.2 ASK解调VHDL程序及仿真 166

7.10 FSK调制与解调VHDL程序及仿真 167

7.10.1 FSK调制VHDL程序及仿真 167

7.10.2 FSK解调方框图及电路符号 168

7.10.3 FSK解调VHDL程序及仿真 169

7.11 多功能波形发生器VHDL程序与仿真 171

参考文献 178