图书介绍
纳米集成电路制造工艺pdf电子书版本下载
- 张汝京等编著 著
- 出版社： 北京：清华大学出版社
- ISBN：9787302360278
- 出版时间：2014
- 标注页数：433页
- 文件大小：89MB
- 文件页数：449页
- 主题词：纳米材料－集成电路工艺
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图书目录
第1章 半导体器件 1
1.1 N型半导体和P型半导体 1
1.2 二极管 2
1.3 金属氧化物半导体场效晶体管 3
1.4 电容和电感 5
第2章 集成电路制造工艺发展趋势 6
2.1 引言 6
2.2 横向微缩所推动的工艺发展趋势 7
2.2.1 光刻技术 7
2.2.2 沟槽填充技术 8
2.2.3 互连层RC延迟的降低 9
2.3 纵向微缩所推动的工艺发展趋势 11
2.3.1 等效栅氧厚度的微缩 11
2.3.2 源漏工程 12
2.3.3 自对准硅化物工艺 13
2.4 弥补几何微缩的等效扩充 13
2.4.1 高k金属栅 14
2.4.2 载流子迁移率提高技术 15
2.5 展望 16
参考文献 16
第3章 CMOS逻辑电路及存储器制造流程 18
3.1 逻辑技术及工艺流程 18
3.1.1 引言 18
3.1.2 CMOS工艺流程 20
3.2 存储器技术和制造工艺 27
3.2.1 概述 27
3.2.2 DRAM和eDRAM 28
3.2.3 闪存 29
3.2.4 FeRAM 30
3.2.5 PCRAM 31
3.2.6 RRAM 32
3.2.7 MRAM 33
参考文献 34
第4章 电介质薄膜沉积工艺 37
4.1 前言 37
4.2 氧化膜／氮化膜工艺 37
4.3 栅极电介质薄膜 42
4.3.1 栅极氧化介电层-氮氧化硅（SiOxNy） 42
4.3.2 高k栅极介质 45
4.4 半导体绝缘介质的填充 49
4.4.1 高密度等离子体化学气相沉积工艺 49
4.4.2 O3-TEOS的亚常压化学气相沉积工艺 53
4.5 超低介电常数薄膜 56
4.5.1 前言 56
4.5.2 RC delay对器件运算速度的影响 57
4.5.3 k为2.7 ～3.0的低介电常数材料 58
4.5.4 k为2.5 的超低介电常数材料 60
4.5.5 Etching stop layerand copper barrier介电常数材料 61
参考文献 62
第5章 应力工程 64
5.1 简介 64
5.2 源漏区嵌入技术 65
5.2.1 嵌入式锗硅工艺 65
5.2.2 嵌入式碳硅工艺 67
5.3 应力记忆技术 69
5.3.1 SMT技术的分类 69
5.3.2 SMT的工艺流程 70
5.3.3 SMT氮化硅工艺介绍及其发展 71
5.4 双极应力刻蚀阻挡层 72
5.5 应力效应提升技术 74
参考文献 76
第6章 金属薄膜沉积工艺及金属化 78
6.1 金属栅 78
6.1.1 金属栅极的使用 78
6.1.2 金属栅材料性能的要求 78
6.2 自对准硅化物 83
6.2.1 预清洁处理 83
6.2.2 镍铂合金沉积 85
6.2.3 盖帽层TiN沉积 86
6.3 接触窗薄膜工艺 87
6.3.1 前言 87
6.3.2 主要的问题 87
6.3.3 前处理工艺 88
6.3.4 PVD Ti 89
6.3.5 TiN制程 90
6.3.6 W plug制程 91
6.4 金属互连 92
6.4.1 前言 92
6.4.2 预清洁工艺 93
6.4.3 阻挡层 94
6.4.4 种子层 97
6.4.5 铜化学电镀 98
6.4.6 洗边和退火 104
6.5 本章总结 107
参考文献 107
第7章 光刻技术 110
7.1 光刻技术简介 110
7.1.1 光刻技术发展历史 110
7.1.2 光刻的基本方法 110
7.1.3 其他图像传递方法 112
7.2 光刻的系统参数 113
7.2.1 波长、数值孔径、像空间介质折射率 113
7.2.2 光刻分辨率的表示 115
7.3 光刻工艺流程 117
7.4 光刻工艺窗口以及图形完整性评价方法 122
7.4.1 曝光能量宽裕度，归一化图像对数斜率（NILS） 122
7.4.2 对焦深度（找平方法） 124
7.4.3 掩膜板误差因子 127
7.4.4 线宽均匀性 131
7.4.5 光刻胶形貌 138
7.4.6 对准、套刻精度 140
7.4.7 缺陷的检测、分类、原理以及排除方法 146
7.5 相干和部分相干成像 149
7.5.1 光刻成像模型，调制传递函数 149
7.5.2 点扩散函数 159
7.5.3 偏振效应 161
7.5.4 掩膜板三维尺寸效应 164
7.6 光刻设备和材料 164
7.6.1 光刻机原理介绍 164
7.6.2 光学像差及其对光刻工艺窗口的影响 167
7.6.3 光刻胶配制原理 171
7.6.4 掩膜板制作介绍 174
7.7 与分辨率相关工艺窗口增强方法 176
7.7.1 离轴照明 176
7.7.2 相移掩膜板 178
7.7.3 亚衍射散射条 181
7.7.4 光学邻近效应及修正介绍 185
7.7.5 二重图形技术 187
7.7.6 浸没式光刻 189
7.7.7 极紫外光刻 190
参考文献 191
第8章 干法刻蚀 195
8.1 引言 195
8.1.1 等离子刻蚀 195
8.1.2 干法刻蚀机的发展 195
8.1.3 干法刻蚀的度量 198
8.2 干法刻蚀建模 200
8.2.1 基本原理模拟 200
8.2.2 经验模型 202
8.3 先进的干法刻蚀反应器 206
8.3.1 泛林半导体 206
8.3.2 东京电子 207
8.3.3 应用材料 207
8.4 干法刻蚀应用 208
8.4.1 浅槽隔离（STI）刻蚀 209
8.4.2 多晶硅栅刻蚀［18,34］ 209
8.4.3 栅侧墙刻蚀［35］ 213
8.4.4 钨接触孔刻蚀［36］ 215
8.4.5 铜通孔刻蚀［37］ 218
8.4.6 电介质沟槽刻蚀［38］ 222
8.4.7 铝垫刻蚀［39,40］ 225
8.4.8 灰化 227
8.4.9 新近出现的刻蚀 228
8.5 先进的刻蚀工艺控制 232
参考文献 233
第9章 集成电路制造中的污染和清洗技术 236
9.1 IC制造过程中的污染源 236
9.2 IC污染对器件的影响 236
9.3 晶片的湿法处理概述 238
9.3.1 晶片湿法处理的要求 238
9.3.2 晶片湿法处理的机理 238
9.3.3 晶片湿法处理的范围 239
9.4 晶片表面颗粒去除方法 239
9.4.1 颗粒化学去除 239
9.4.2 颗粒物理去除 240
9.5 制程沉积膜前／后清洗 242
9.6 制程光阻清洗 243
9.7 晶片湿法刻蚀技术 245
9.7.1 晶片湿法刻蚀过程原理 246
9.7.2 硅湿法刻蚀 246
9.7.3 氧化硅湿法刻蚀 246
9.7.4 氮化硅湿法刻蚀 248
9.7.5 金属湿法刻蚀 249
9.8 晶背／边缘清洗和膜层去除 250
9.9 65nm和45nm以下湿法处理难点以及HKMG湿法应用 252
9.9.1 栅极表面预处理 252
9.9.2 叠层栅极：选择性刻蚀和清洗 253
9.9.3 临时poly-Si去除 256
9.1 0湿法清洗机台及其冲洗和干燥技术 257
9.1 0.1 单片旋转喷淋清洗机 257
9.1 0.2 批旋转喷淋清洗机 258
9.1 0.3 批浸泡式清洗机 259
9.1 1污染清洗中的测量与表征 260
9.1 1.1 颗粒量测 260
9.1 1.2 金属离子检测 261
9.1 1.3 四探针厚度测量 261
9.1 1.4 椭圆偏光厚度测量 261
9.1 1.5 其他度量 262
参考文献 262
第10章 超浅结技术 264
10.1 简介 264
10.2 离子注入 264
10.3 快速热处理工艺 269
参考文献 273
第11章 化学机械平坦化 277
11.1 引言 277
11.2 浅槽隔离抛光 278
11.2.1 STICMP的要求和演化 278
11.2.2 氧化铈研磨液的特点 279
11.2.3 固定研磨粒抛光工艺 280
11.3 铜抛光 283
11.3.1 CuCMP的过程和机理 283
11.3.2 先进工艺对Cu CMP的挑战 285
11.3.3 CuCMP产生的缺陷 286
11.4 高k金属栅抛光的挑战 290
11.4.1 CMP在高k金属栅形成中的应用 290
11.4.2 ILD0 CMP的方法及使用的研磨液 291
11.4.3 AlCMP的方法及使用的研磨液 292
11.5 GST抛光（GST CMP） 292
11.5.1 GST CMP的应用 292
11.5.2 GST CMP的挑战 293
11.6 小结 293
参考文献 293
第12章 器件参数和工艺相关性 295
12.1 MOS电性参数 295
12.2 栅极氧化层制程对MOS电性参数的影响 296
12.3 栅极制程对MOS电性参数的影响 297
12.4 超浅结对MOS电性参数的影响 297
12.5 金属硅化物对MOS电性参数的影响 298
12.6 多重连导线 299
第13章 可制造性设计 300
13.1 介绍 300
13.2 DFM技术和工作流程 303
13.2.1 光刻工DFM 303
13.2.2 Metal-1图形的例子 305
13.3 CMP DFM 307
13.4 DFM展望 309
参考文献 310
第14章 半导体器件失效分析 312
14.1 失效分析概论 312
14.1.1 失效分析基本原则 312
14.1.2 失效分析流程 313
14.2 失效分析技术 316
14.2.1 封装器件的分析技术 316
14.2.2 开封技术 318
14.2.3 失效定位技术 319
14.2.4 样品制备技术 331
14.2.5 微分析技术 332
14.2.6 表面分析技术 342
14.3 案例分析 344
参考文献 349
第15章 集成电路可靠性介绍 350
15.1 热载流子效应（HCD） 351
15.1.1 HCI的机理 351
15.1.2 HCI寿命模型 351
15.2 负偏压温度不稳定性（NBTI） 354
15.2.1 NBTI机理 354
15.2.2 NBTI模型 354
15.3 经时介电层击穿（TDDB） 357
15.4 电压斜坡（V-ramp）和电流斜坡（J-ramp）测量技术 357
15.5 氧化层击穿寿命预测 359
15.6 电迁移 359
15.7 应力迁移 360
15.8 集成电路可靠性面临的挑战 361
结论 362
第16章 集成电路测量 363
16.1 测量系统分析 363
16.1.1 准确性和精确性 363
16.1.2 测量系统的分辨力 363
16.1.3 稳定分析 364
16.1.4 位置分析 364
16.1.5 变异分析 365
16.1.6 量值的溯源、校准和检定 368
16.2 原子力显微镜 368
16.2.1 仪器结构 368
16.2.2 工作模式 369
16.3 扫描电子显微镜 370
16.4 椭圆偏振光谱仪 372
16.5 统计过程控制 376
16.5.1 统计控制图 377
16.5.2 过程能力指数 381
16.5.3 统计过程控制在集成电路生产中的应用 382
参考文献 383
第17章 良率改善 384
17.1 良率改善介绍 384
17.1.1 关于良率的基础知识 384
17.1.2 失效机制 388
17.1.3 良率学习体系 391
17.2 用于良率提高的分析方法 397
17.2.1 基本图表在良率分析中的应用 397
17.2.2 常用的分析方法 401
17.2.3 系统化的良率分析方法 403
第18章 测试工程 406
18.1 测试硬件和程序 406
18.1.1 测试硬件 406
18.1.2 测试程序 407
18.1.3 缺陷、失效和故障 407
18.2 储存器测试 408
18.2.1 储存器测试流程 408
18.2.2 测试图形 408
18.2.3 故障模型 409
18.2.4 冗余设计与激光修复 410
18.2.5 储存器可测性设计 410
18.2.6 老化与测试 411
18.3 IDDQ测试 411
18.3.1 IDDQ测试和失效分析 412
18.3.2 IDDQ测试与可靠性 412
18.4 数字逻辑测试 412
18.5 可测性设计 414
18.5.1 扫描测试 414
18.5.2 内建自测试 415
参考文献 416
第19章 芯片封装 417
19.1 传统的芯片封装制造工艺 417
19.1.1 减薄（Back Grind） 417
19.1.2 贴膜（Wafer Mount） 417
19.1.3 划片（Wafer Saw） 417
19.1.4 贴片（Die Attach） 419
19.1.5 银胶烘焙（Epoxy Curing） 420
19.1.6 打线键合（Wire Bond） 421
19.1.7 塑封成型（压模成型，Mold） 423
19.1.8 塑封后烘焙（Post Mold Curing） 425
19.1.9 除渣及电镀（Deflash and Plating） 425
19.1.10 电镀后烘焙（Post Plating Baking） 426
19.1.11 切筋整脚成型（Trim/From） 426
19.2 大电流的功率器件需用铝线键合工艺取代金线键合工艺 428
19.3 QFN的封装与传统封装的不同点 429
19.4 铜线键合工艺取代金线工艺 430
19.5 3D Package立体封装形式简介 430
19.5.1 覆晶式封装（Flip-Chip BGA） 430
19.5.2 堆叠式封装（Stack Multi-chip package） 431
19.5.3 芯片覆晶式级封装（WLCSP） 431
19.5.4 芯片级堆叠式封装（TSV package） 432
参考文献 433