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第1章 FPGA设计流程概述 1

1.1 FPGA设计流程 1

1.1.1 需求定义阶段 2

1.1.2 结构设计阶段 2

1.1.3 实现阶段 2

1.1.4 验证阶段 5

1.2 基于FPGA的SopC设计方法 5

1.2.1 基于FPGA的典型SopC开发流程 5

1.2.2 SoPC的开发环境 6

第2章 FPGA时序参数与时序路径 9

2.1 时序参数定义与分析 9

2.1.1 时序电路的基本单元 9

2.1.2 时序电路的时间参数 10

2.1.3 同步设计 14

2.1.4 时钟设计 15

2.1.5 毛刺消除 17

2.1.6 稳态和亚稳态 18

2.1.7 流水线与并行处理 19

2.1.8 路径与路径延迟 21

2.2 时钟偏斜的概念及影响 21

2.2.1 负时钟偏斜 21

2.2.2 正时钟偏斜 22

2.2.3 采用时钟分布技术降低时钟偏斜 23

2.2.4 时钟偏斜的时序分析 24

2.3 时钟抖动的概念及影响 25

2.3.1 时钟抖动的概念与产生机理 25

2.3.2 时钟抖动与相位噪声 26

2.3.3 时钟抖动对模数转换器性能的影响 27

2.3.4 降低时钟抖动的方法 28

2.4 时序路径的分类 28

2.4.1 Clock-to-Setup路径 28

2.4.2 Clock-to-Pad路径 31

2.4.3 Clock Input路径 32

2.4.4 Pad-to-Setup路径 33

2.4.5 Setup-to-Clock-at- the-Pad路径 34

2.4.6 Clock-Pad-to-Output-Pad路径 34

2.4.7 Pad-to-Pad路径 35

第3章 FPGA时序约束设计 36

3.1 时序约束前的设计要点 36

3.1.1 理解目标器件的结构和资源 36

3.1.2 理解目标器件的时钟资源 37

3.1.3 准确定义性能要求 40

3.1.4 正确使用综合工具及其控制属性 40

3.1.5 正确使用实现工具及其控制属性 42

3.1.6 评估关键路径 43

3.1.7 使用SmartGuide保存设计结果 44

3.2 时序约束语法规则 45

3.2.1 FROM-THRU-TO约束 45

3.2.2 PERIOD约束 46

3.2.3 TIMESPEC约束 47

3.2.4 TNM约束 48

3.2.5 TNM_ NET约束 49

3.2.6 TPSYNC约束 51

3.2.7 TPTHRU约束 52

3.2.8 TSidentifier约束 53

3.2.9 OFFSET IN约束 54

3.2.10 OFFSET OUT约束 56

3.2.11 TIG约束 57

3.3 时序约束分组 58

3.3.1 分组约束 59

3.3.2 使用TNM/TNM_ NET属性建立用户定义时序分组 62

3.3.3 约束优先级 67

3.4 时序约束方法 68

3.4.1 输入路径时序约束方法 69

3.4.2 寄存器到寄存器的时序约束方法 71

3.4.3 输出路径时序约束方法 73

3.4.4 时序例外 76

3.4.5 DLL/DCM/PLL/BUFR/PMCD元件的时序约束 78

第4章 FPGA时序约束分析 81

4.1 时序约束分析概述 81

4.2 PERIOD约束时序分析 82

4.2.1 PERIOD约束时序分析概述 82

4.2.2 PERIOD约束时序分析 86

4.3 FROM ： TO约束时序分析 93

4.3.1 FROM：TO约束时序分析概述 93

4.3.2 FROM：TO约束时序分析规范 98

4.4 OFFSET约束时序分析 99

4.4.1 OFFSET约束时序分析概述 99

4.4.2 OFFSET IN约束时序分析 101

4.4.3 OFFSET OUT约束时序分析 108

4.5 时钟偏斜分析 113

4.6 时钟不确定度分析 115

4.7 改善性能的时序约束设计方法 116

4.8 利用时序分析器分析时序约束 118

4.8.1 Timing Analyzer概述 118

4.8.2 输入偏移约束时序分析 119

4.8.3 创建和浏览时序分析报告 122

4.8.4 同步元件时序分析 125

4.8.5 输出时序分析 128

4.8.6 时序例外约束分析 132

4.8.7 不受约束路径分析 134

4.8.8 交叉探查分析 136

第5章 FPGA时序收敛流程 140

5.1 时序收敛流程 140

5.1.1 时序收敛流程概述 140

5.1.2 合理评估设计性能 142

5.1.3 引脚规划 142

5.1.4 HDL代码 143

5.1.5 时序约束 144

5.1.6 设计目标和策略 145

5.1.7 布局规划 148

5.1.8 小结 148

5.2 时序报告分析 149

5.2.1 时序报告概述 149

5.2.2 时序报告结构 151

5.2.3 时序性能估计和时序问题分析 152

5.2.4 时序报告的种类 156

5.3 综合流程控制 161

5.3.1 时序收敛流程中的综合 161

5.3.2 综合属性参数概述 162

5.3.3 XST综合属性参数 167

第6章 面向时序性能的Spartan - 3 FPGA综合技术 171

6.1 基本设计规则 171

6.1.1 Spartan-3系列FPGA资源概述 171

6.1.2 FPGA资源的推译和例化 172

6.1.3 同步设计和设计层次化管理 173

6.1.4 代码中的选择分支 175

6.2 Spartan-3 FPGA的LUT使用方法 179

6.3 Spartan-3 FPGA的MUX使用方法 180

6.4 Spartan-3 FPGA的寄存器使用方法 183

6.5 Spartan-3 FPGA的移位寄存器使用方法 189

6.6 Spartan-3 FPGA的算术逻辑使用方法 191

6.7 Spartan-3 FPGA的寄存器控制信号使用方法 195

6.8 Spartan-3 FPGA的Block RAM使用方法 198

第7章 面向时序性能的Virtex - 5/6FPGA综合技术 204

7.1 Virtex-5 FPGA的代码优化设计基本方法 204

7.2 Virtex-5 FPGA的寄存器控制信号使用方法 204

7.3 Virtex-5 FPGA的置位／复位信号使用方法 208

7.4 Virtex-5 FPGA的IOB寄存器使用方法 210

7.5 Virtex-6 FPGA的代码优化设计基本方法 211

7.6 Virtex-6 FPGA的寄存器控制信号使用方法 212

7.7 Virtex-5/6 FPGA的DSP Slice使用方法 214

参考文献 217