图书介绍
数字集成电路设计 从VLSI体系结构到CMOS制造pdf电子书版本下载
- （瑞士）凯斯林著 著
- 出版社： 北京：人民邮电出版社
- ISBN：9787115244123
- 出版时间：2011
- 标注页数：660页
- 文件大小：189MB
- 文件页数：677页
- 主题词：数字集成电路－电路设计
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图书目录
第1章 微电子学导引 1
1.1经济的影响 1
1.2概念和术语 3
1.2.1吉尼斯纪录的视角 3
1.2.2市场视角 4
1.2.3生产的视角 5
1.2.4设计工程师的视角 8
1.2.5商业的视角 13
1.3数字VLSI设计流程 13
1.3.1 Y图，数字电子系统的地图 13
1.3.2 VLSI设计的主要阶段 14
1.3.3单元库 21
1.3.4电子设计自动化软件 22
1.4 FPL 22
1.4.1配置技术 23
1.4.2硬件资源的结构 24
1.4.3商业产品 27
1.5问题 28
1.6附录I：逻辑系列的简明术语表 28
1.7附录II：用图表汇编电路有关的术语 30
第2章 从算法到架构 34
2.1架构设计的目标 34
2.2两种相对的架构 34
2.2.1算法的什么性质使得它适合专用的VLSI架构 38
2.2.2在相对的架构中间有很大的空间 41
2.2.3通用处理单元和专用处理单元的联合 41
2.2.4协处理器 42
2.2.5专用指令集处理器 42
2.2.6可配置计算 44
2.2.7可扩展指令集处理器 45
2.2.8摘要 45
2.3 VLSI架构设计的变换方法 46
2.3.1算法领域的再建模空间 47
2.3.2架构领域的再建模空间 48
2.3.3系统工程师和VLSI设计师必须通力合作 48
2.3.4描述处理算法的图示方法 49
2.3.5同形架构 50
2.3.6架构选择的优缺点 51
2.3.7计算周期与时钟周期 52
2.4组合运算的等价变换 52
2.4.1共同的前提 53
2.4.2迭代分解 54
2.4.3流水线 56
2.4.4复制 59
2.4.5时间共享 61
2.4.6结合变换 65
2.4.7其他代数变换 66
2.4.8摘要 66
2.5临时数据存储的方法 67
2.5.1数据访问模式 67
2.5.2可用的存储器配置和面积占用 67
2.5.3存储容量 68
2.5.4片外的连线和成本 69
2.5.5延迟和时序 69
2.5.6摘要 69
2.6非递归计算的等价变换 70
2.6.1重定时 70
2.6.2回顾流水线 71
2.6.3脉动变换 73
2.6.4回顾迭代分解和时间共享 73
2.6.5回顾复制 74
2.6.6摘要 74
2.7递归计算的等价变换 75
2.7.1反馈的障碍 75
2.7.2展开第一阶循环 76
2.7.3更高阶的循环 77
2.7.4时变的循环 79
2.7.5非线性或一般的循环 80
2.7.6流水线交织不是等价变换 82
2.7.7摘要 84
2.8变换方法的推广 84
2.8.1推广到其他细节层次 84
2.8.2串行位架构 85
2.8.3分布式算法 87
2.8.4推广到其他代数结构 89
2.8.5摘要 91
2.9结论 91
2.9.1总结 91
2.9.2从能量角度看非常好的架构选择 93
2.9.3评估架构选择的指南 94
2.10问题 96
2.11附录Ⅰ：代数结构的词汇表概要 97
2.12附录Ⅱ：VLSI子函数的面积和延时数据 100
第3章 功能验证 102
3.1如何建立有效的功能规格说明 102
3.1.1形式化的规格说明 103
3.1.2快速原型 103
3.2制定适合的仿真策略 104
3.2.1需要什么条件才能在仿真中发现设计缺陷 105
3.2.2仿真和响应检查必须自动发生 105
3.2.3彻底的验证仍然是个难以达到的目标 106
3.2.4所有的局部验证的技术都有各自的缺陷 107
3.2.5从多个来源搜集测试用例会有帮助 111
3.2.6基于断言的验证也有帮助 112
3.2.7把测试开发和电路设计分开也有帮助 113
3.2.8虚拟原型有助于产生期望的响应 114
3.3在整个设计周期里重用相同的功能量规 114
3.3.1处理激励和期望响应可选方法 116
3.3.2模块化的测试平台设计 116
3.3.3激励和响应明确定义的时间表 117
3.3.4略过冗余的仿真序列降低运行次数 119
3.3.5抽象到对更高层次数据的更高层次处理 119
3.3.6在多个电路模型之间吸收延迟变化 124
3.4结论 124
3.5问题 126
3.6附录Ⅰ：功能验证的形式方法 128
3.7附录Ⅱ：为仿真和测试推导一个前后一致的时间表 128
第4章 使用VHDL为硬件建模 132
4.1动机 132
4.1.1为什么要做硬件综合 132
4.1.2 VHDL还有哪些替代者 132
4.1.3 IEEE 1076标准的起源和目标是什么 134
4.1.4为什么要费力去学硬件描述语言 134
4.1.5议程 135
4.2关键概念和VHDL结构 135
4.2.1电路层次和连接 136
4.2.2并行进程和进程交互 139
4.2.3离散信号代替电信号 145
4.2.4基于事件的时间概念用于控制仿真 151
4.2.5模型参数化工具 158
4.2.6从编程语言借用的概念 164
4.3把VHDL用于硬件综合 168
4.3.1综合概述 168
4.3.2数据类型 169
4.3.3寄存器、有限状态机和其他时序子电路 169
4.3.4 RAM、ROM和其他宏单元 174
4.3.5必须在网表级别控制的电路 175
4.3.6时序约束 176
4.3.7关于综合的限制和警告 179
4.3.8如何逐步建立寄存器传输级模型 179
4.4把VHDL用于硬件仿真 182
4.4.1数字仿真的要素 182
4.4.2一般测试模块解析 182
4.4.3改编来适应手边的设计问题 184
4.4.4 IEEE 1076.4 VITAL模型标准 185
4.5小结 186
4.6问题 186
4.7附录Ⅰ：关于VHDL的书籍和网页 188
4.8附录Ⅱ：相关的扩展和标准 189
4.8.1受保护的共享变量IEEE 1076a 189
4.8.2模拟和混合信号扩展IEEE 1076.1 190
4.8.3实数和复数的数学包IEEE 1076.2 190
4.8.4算术包IEEE 1076.3 191
4.8.5指定作为综合的语言子集IEEE 1076.6 191
4.8.6标准延时格式（SDF）IEEE 1497 191
4.8.7类型转换函数的一个便捷的汇编 192
4.9附录Ⅲ：VHDL模型的例子 192
4.9.1组合电路模型 193
4.9.2 Mealy、Moore和Medvedev状态机 198
4.9.3状态化简和编码 204
4.9.4仿真测试平台 206
4.9.5使用不同厂商的VHDL工具 220
第5章 同步电路设计情况 221
5.1引言 221
5.2控制状态改变的重要选择 221
5.2.1同步时钟 221
5.2.2异步时钟 222
5.2.3自定时时钟 224
5.3为什么在VLSI中严格的时钟方案绝对必要 224
5.3.1冒险的危险 224
5.3.2同步时钟的优缺点 225
5.3.3按需提供时钟不是VLSI的选择 226
5.3.4完全自定时的时钟通常也不是个选择 227
5.3.5系统时钟的混合方案 227
5.4同步电路设计的注意事项 228
5.4.1第一条指导原则：分离信号种类 228
5.4.2第二条指导原则：允许电路在时钟到达前稳定 230
5.4.3更详细的同步设计规则 230
5.5结论 235
5.6问题 236
5.7附录：关于识别信号种类 236
5.7.1信号种类 236
5.7.2有效电平 238
5.7.3波形的信息 238
5.7.4三态性能 239
5.7.5输入、输出和双向端点 240
5.7.6当前状态与下一个状态 240
5.7.7句法惯例 240
5.7.8关于VHDL中的大写和小写字母的注释 241
5.7.9关于名字跨EDA平台可移植性的注释 242
第6章 同步电路的时钟 243
6.1时钟分配的困难是什么 243
6.1.1议程 244
6.1.2时钟分配有关的时间量 244
6.2一个电路可以承受多大的偏移和抖动 244
6.2.1基本知识 244
6.2.2单边沿触发一相时钟 246
6.2.3双边沿触发的一相时钟 251
6.2.4对称的电平敏感两相时钟 252
6.2.5非对称的电平敏感两相时钟 255
6.2.6一线电平敏感两相时钟 257
6.2.7电平敏感一相时钟和行波流水线 258
6.3如何把时钟偏移保持在紧密的范围内 261
6.3.1时钟波形 261
6.3.2集中式时钟缓冲器 263
6.3.3分布式时钟缓冲树 264
6.3.4混合式时钟分布网络 265
6.3.5时钟偏移分析 265
6.4如何实现友好的输入／输出时序 266
6.4.1友好的和不友好的I/O时序对比 266
6.4.2时钟分布延时对I/O时序的影响 267
6.4.3 PTV变化对I/O时序的影响 269
6.4.4寄存器输入和输出 269
6.4.5在输入端人为增加组合延时 269
6.4.6用提前的时钟驱动输入寄存器 270
6.4.7从最慢的器件中抽出一个时钟域的时钟 270
6.4.8通过PLL和DLL实现“零延时”时钟分布 270
6.5如何正确地实现门控时钟 272
6.5.1传统的带使能反馈型寄存器 272
6.5.2天然的和不可靠的门控时钟方案 273
6.5.3某些情况下可行的简单门控时钟方案 273
6.5.4可靠的门控时钟方案 274
6.6小结 275
6.7问题 278
第7章 异步数据采集 281
7.1动机 281
7.2向量采集的数据一致性问题 282
7.2.1简单的并行位同步 282
7.2.2单位距离编码 283
7.2.3交叉向量的消除 284
7.2.4握手 284
7.2.5部分握手 286
7.3标量采集的数据一致性问题 288
7.3.1完全没有同步 288
7.3.2多地点同步 288
7.3.3单地点同步 288
7.3.4由慢时钟同步 288
7.4同步器的亚稳态行为 290
7.4.1边际触发及其如何回到确定状态 290
7.4.2对电路功能的影响 292
7.4.3一个评价同步器可靠性的统计模型 293
7.4.4准同步接口 294
7.4.5亚稳态行为的抑制 294
7.5小结 296
7.6问题 296
第8章 门级和晶体管级设计 298
8.1 CMOS逻辑门 298
8.1.1作为开关的MOSFET 298
8.1.2反相器 299
8.1.3简单的CMOS门电路 306
8.1.4复合门 308
8.1.5有高阻抗能力的门电路 312
8.1.6奇偶校验门电路 313
8.1.7加法器片 315
8.2 CMOS双稳态 316
8.2.1锁存器 317
8.2.2功能锁存器 319
8.2.3单边沿触发的触发器 319
8.2.4所有触发器的根源 321
8.2.5双边沿寄存器 322
8.2.6摘要 324
8.3 CMOS片上存储器 324
8.3.1 SRAM 324
8.3.2 DRAM 327
8.3.3其他的区别和共同点 328
8.4 CMOS的电学精巧设计 329
8.4.1纽扣 329
8.4.2施密特触发器 330
8.4.3打结单元 331
8.4.4填充单元 331
8.4.5电平位移器和输入/输出 缓冲器 332
8.4.6数字可调延时线 332
8.5陷阱 333
8.5.1总线和三态节点 333
8.5.2传输门和其他双向元件 336
8.5.3可靠的设计意味什么 339
8.5.4微处理器的接口电路 339
8.5.5机械接触 340
8.5.6总结 341
8.6问题 342
8.7附录Ⅰ：MOSFET电学模型概要 344
8.7.1命名和计算约定 344
8.7.2 Sah模型 345
8.7.3 Shichman-Hodges模型 348
8.7.4 а指数律模型 349
8.7.5 2阶效应 350
8.7.6晶体管模型通常不描述的效应 352
8.7.7结论 353
8.8附录Ⅱ：BJT 353
第9章 能量效率与热量排除 355
9.1 CMOS电路中能量消耗在何处 355
9.1.1电容负载的充电和放电 356
9.1.2交变电流 359
9.1.3阻性负载 361
9.1.4泄漏电流 361
9.1.5总能量消耗 363
9.1.6 CMOS电压缩放 364
9.2如何提高能量效率 366
9.2.1一般准则 366
9.2.2如何降低动态消耗 367
9.2.3如何减少漏电流 371
9.3热传导与热量排除 376
9.4附录Ⅰ：节点电容的来源 377
9.5附录Ⅱ：非常规方法 378
9.5.1亚阈值逻辑 378
9.5.2电压摆幅减小技术 378
9.5.3绝热逻辑 379
第10章 信号完整性 381
10.1引言 381
10.1.1噪声如何进入到电子电路中 381
10.1.2噪声如何影响数字电路 382
10.1.3议程 384
10.2串扰 384
10.3地弹与电源低落 384
10.3.1源于公共串联阻抗的耦合机制 384
10.3.2开关大电流源自何处 385
10.3.3地弹的影响有多严重 386
10.4如何减轻地弹 388
10.4.1降低有效串联阻抗 388
10.4.2隔离污染者与潜在的受害者 394
10.4.3避免过大的翻转电流 395
10.4.4确保噪声容限 398
10.5小结 399
10.6问题 400
10.7附录：2阶近似的推导 401
第11章 物理设计 402
11.1议程 402
11.2导电层和它们的特性 402
11.2.1几何特性与版图规则 402
11.2.2电学性质 405
11.2.3层间连接 405
11.2.4导电层的典型功能 407
11.3基于单元的后端设计 408
11.3.1平面布图规划 408
11.3.2确定主要的组件模块和时钟域 408
11.3.3确定管脚预算 409
11.3.4为所有主要的组件模块找到一个有相关性的排列 410
11.3.5规划电源、时钟和信号分布 411
11.3.6布局和布线 412
11.3.7芯片装配 414
11.4封装 414
11.4.1晶圆分拣 417
11.4.2晶圆测试 417
11.4.3晶背面研磨和切割 417
11.4.4密封 418
11.4.5最终测试和分级 419
11.4.6键合图与键合规则 419
11.4.7先进的封装技术 419
11.4.8选择封装技术 423
11.5版图的细节设计 423
11.5.1手工版图设计的目标 424
11.5.2版图设计不是所见即所得的事情 424
11.5.3标准单元版图 427
11.5.4门海宏单元版图 428
11.5.5 SRAM单元的版图 429
11.5.6光刻友好的版图有助于提高制造良率 431
11.5.7网格，高效流行的版图排列 431
11.6防止过度电性应力 432
11.6.1电迁移 433
11.6.2 ESD 434
11.6.3闩锁 438
11.7问题 442
11.8附录Ⅰ：VLSI宣传的几何量 442
11.9附录Ⅱ：关于工艺版图图形中扩散区的编码 443
11.10附录Ⅲ：方块电阻 445
第12章 设计验证 446
12.1发现时序问题 446
12.1.1关于时序问题，仿真能告诉我们什么 446
12.1.2时序验证有多大帮助 449
12.2时序数据的准确程度 451
12.2.1单元延时 451
12.2.2互连延时和版图寄生现象 454
12.2.3重点是制定切实的假设 457
12.3更多的静态验证技术 458
12.3.1电学规则检查 458
12.3.2代码检查 460
12.4版图后验证 460
12.4.1设计规则检查 463
12.4.2可制造性分析 464
12.4.3版图抽取 464
12.4.4版图与网表一致性检查 464
12.4.5等价性检查 465
12.4.6版图后时序验证 465
12.4.7电源网格分析 465
12.4.8信号完整性分析 465
12.4.9版图后仿真 465
12.4.10总体状况 466
12.5小结 466
12.6问题 467
12.7附录Ⅰ：单元和库特征化 468
12.8附录Ⅱ：互连模型的等效电路 469
第13章VLSI经济学和项目管理 472
13.1议程 472
13.2产业协作的模式 473
13.2.1完全用标准部件组装成的系统 473
13.2.2围绕着程控处理器搭建的系统 474
13.2.3以现场可编程逻辑为基础设计的系统 474
13.2.4以半定制ASIC为基础设计的系统 476
13.2.5以全定制ASIC为基础设计的系统 477
13.3 ASIC产业内部的接口 477
13.3.1 IC设计数据的移交点 478
13.3.2 IC生产服务范围 479
13.4虚拟元件 480
13.4.1版权保护与给客户的信息 480
13.4.2设计重用要求更好的质量和更彻底的验证 481
13.4.3许多现有的虚拟元件需要重新设计 482
13.4.4虚拟元件需要跟踪服务 482
13.4.5保障条款 483
13.4.6交付一个完整的虚拟元件包 483
13.4.7商业模式 484
13.5集成电路的成本 485
13.5.1电路尺寸的影响 486
13.5.2生产工艺的影响 487
13.5.3生产数量的影响 489
13.5.4可配置性的影响 490
13.5.5小节摘要 490
13.6小批量生产方法 492
13.6.1多项目晶圆 492
13.6.2多层掩模 492
13.6.3电子束光刻 493
13.6.4激光加工 493
13.6.5硬连线FPGA和结构化ASIC 493
13.6.6成本事务 494
13.7市场方面 494
13.7.1商业成功的要素 494
13.7.2商业化步骤和市场重点 495
13.7.3服务与产品 497
13.7.4产品分级 498
13.8做出选择 499
13.8.1用还是不用ASIC 499
13.8.2应该选择什么样的实现技术 501
13.8.3如果没有任何东西是已知确定的，该怎么办 503
13.8.4系统公司能够承担忽视微电子技术的后果吗 504
13.9成功的VLSI设计的关键 505
13.9.1项目定义和市场营销 505
13.9.2技术管理 506
13.9.3工程学 507
13.9.4验证 508
13.9.5误区 508
13.10附录：在微电子领域开展业务 509
13.10.1评估业务伙伴和设计套件的检查清单 509
13.10.2虚拟元件供应商 511
13.10.3精选一些低量生产供应商 511
13.10.4成本估计的一些帮助 511
第14章CMOS工艺基础 514
14.1 MOS器件物理本质 514
14.1.1能带和电传导 514
14.1.2半导体材料的掺杂 514
14.1.3 pn结、接触和二极管 516
14.1.4 MOSFET 518
14.2基本的CMOS制造流程 522
14.2.1 CMOS技术的关键特性 522
14.2.2前段制造步骤 525
14.2.3后段制造步骤 526
14.2.4工艺监控 527
14.2.5光刻 527
14.3 CMOS工艺主旋律的变化 533
14.3.1铜取代了铝作为互连材料 533
14.3.2低介电常数的层间介质正在取代SiO2 534
14.3.3高介电常数栅介质要代替二氧化硅 535
14.3.4应变硅和硅锗工艺 536
14.3.5金属栅一定会再次流行 537
14.3.6绝缘体上硅工艺 538
第15章 展望 540
15.1 CMOS技术的演进路径 540
15.1.1传统器件的缩放 540
15.1.2寻找新的器件拓扑结构 543
15.1.3隧穿MOSFET 544
15.1.4寻找更好的半导体材料 544
15.1.5垂直集成 546
15.2 CMOS之后还有新的机会吗 546
15.2.1数据存储 547
15.2.2纳米技术 548
15.3技术推动力 551
15.3.1所谓的行业“定律”和背后的力量 551
15.3.2行业路线图 552
15.4市场拉动 554
15.5设计方法学的演进路线 555
15.5.1生产率问题 555
15.5.2架构设计的新方法 557
15.6小结 559
15.7 6个重大的挑战 560
15.8附录：非半导体存储技术比较 560
附录A基础数字电子学 561
附录B有限状态机 593
附录C LSI设计人员的检查清单 607
附录D符号和常量 614
参考文献 621