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目录 2

第1章 绪 论 2

1.1集成电路设计方法与设计手段 2

1.1.1原始的手工设计 2

1.1.2计算机辅助设计CAD 2

1.1.3 电子设计自动化EDA 3

1.1.4电子系统设计自动化ESDA 3

1.1.5用户现场可编程器件FPGA 4

1.2 设计过程 4

1.3 集成电路设计的层次 5

1.4 ASIC设计的技术发展 6

1.4.1 ASIC及其设计流程 8

1.4.2 ASIC设计方法 8

1.4.3一般的ASIC设计流程 10

2.3 EDA技术的基本特征 12

2.2 EDA技术的发展历程 12

第2章EDA基础 12

2.1 EDA的定义 12

2.4 EDA技术的基本工具 13

2.4.1常用EDA工具 13

2.4.2设计输入编辑器 13

2.4.3 HDL综合器 14

2.4.4仿真器 15

2.4.5适配器（布局、布线器） 16

2.5.1 EDA技术的电路级设计 17

2.4.6下载器 17

2.5 EDA技术的基本设计思路 17

2.5.2EDA技术的系统级设计 18

2.6 EDA设计流程 18

2.6.1设计输入（原理图／HDL文本编辑） 19

2.6.2综合过程 20

2.6.3适配器 21

2.6.4时序仿真与功能仿真 21

2.7 EDA技术的发展趋势 22

2.6.5编程下载 22

2.6.6硬件测试 22

2.8 FPGA/CPLD芯片内部组成结构 23

2.8.1基于乘积项的PLD结构 23

2.8.2乘积项结构PLD的逻辑实现原理 24

2.8.3查找表的原理与结构 25

2.8.4基于查找表的FPGA的结构 26

2.8.5查找表结构的FPGA逻辑实现原理 29

第3章数字系统硬件设计基础 30

3.1概述 30

3.1.1 由底向上的设计 30

3.1.2由顶向下的设计 30

3.2硬件描述语言 31

3.2.1 VHDL语言概述 32

3.2.2 VHDL语言特点 32

3.2.3 VHDL语言描述方法 33

3.3 自顶向下技术的设计流程及关键技术 37

3.3.1系统设计 38

3.3.2系统的综合优化 39

3.3.3系统实现 40

3.4设计描述风格模型 40

3.5 VHDL综合 41

第4章VHDL语言基本结构 44

4.1 VHDL语言概述 44

4.1.1设计实体和结构体的概念 44

4.1.2结构和行为 47

4.1.3数据类型与对象 49

4.1.4 VHDL主要组成部分 50

4.1.5设计库 51

4.2 VHDL的结构描述 52

4.2.1结构描述的基本特征 53

4.2.2规则结构 58

4.2.3配置指定 62

4.3.1Block语句结构描述 64

4.3 VHDL语言构造体的子结构描述 64

4.3.2进程（Process）语句结构描述 66

4.4子程序 67

4.4.1过程语句 67

4.4.2函数语句 69

4.5包集合、库及配置 72

4.5.1 库 72

4.5.2包集合 74

4.5.3配置 78

5.1.1标准的数据类型 84

第5章VHDL语言数据类型及运算操作符 84

5.1 VHDL语言的数据类型 84

5.1.2用户定义的数据类型 86

5.1.3用户定义子类型 88

5.1.4数据类型的限定和转换 89

5.2 VHDL语言的客体及其分类 90

5.2.1 常数 90

5.2.3信号 91

5.2.2变量 91

5.2.4信号与变量值代入的区别 92

5.3 VHDL语言的运算操作符 92

5.3.1逻辑运算符 93

5.3.2算术运算符 94

5.3.3关系运算符 94

5.3.4连接运算符 95

第6章VHDL语言主要描述语句 96

6.1顺序描述语句 96

6.1.1 进程 96

6.1.2信号和变量的赋值 97

6.1.3进程挂起语句Wait 98

6.1.4断言语句 Assert 102

6.1.5条件控制语句If 102

6.1.6条件控制语句Case 106

6.1.7循环控制语句 For 111

6.2.1进程语句 114

6.2并发描述语句 114

6.2.2并行信号赋值语句 115

6.2.3条件信号赋值语句 116

6.2.4选择信号赋值语句 118

6.2.5并发过程调用语句 119

6.2.6块语句 120

6.3 Attribute描述与定义语句 124

6.3.1数值类属性 124

6.3.2函数类属性 125

6.3.3信号类属性 126

6.3.4数据类属性 126

6.3.5数据区间类属性 126

6.3.6用户自定义类属性 126

6.4 Textio 127

6.5决断信号 130

7.1.1反相器门电路 133

7.1基本门电路 133

第7章基本逻辑电路设计 133

7.1.2两输入与门电路 135

7.1.3两输入与非门电路 137

7.1.4两输入或门电路 139

7.1.5两输入或非门电路 142

7.1.6两输入异或门电路 144

7.1.7两输入同或门电路 146

7.1.8四输入与非门电路 149

7.2选择器 152

7.2.1 四选一 152

7.2.2四路选通器 155

7.2.3十六选一选择器 156

7.3编码器与译码器 159

7.3.1优先级8-3编码器 159

7.3.2 74LS348编码器 162

7.3.3 138译码器 163

7.4.1一位半加器 165

7.4加法器 165

7.4.2一位全加器 168

7.4.3串行进位加法器 172

7.4.4超前进位加法器 173

7.4.5处理多个加法器的技巧 175

7.4.6八位比较器 175

7.5求补器 178

7.6三态门及总线缓冲器 179

7.6.1三态门电路 179

7.6.2单向总线缓冲器 181

7.6.3双向总线缓冲器 183

第8章时序逻辑电路设计 185

8.1时钟信号和复位信号 185

8.1.1时钟信号 185

8.1.2复位信号 187

8.2.2带异步复位上升沿的D触发器 189

8.2.1 D触发器 189

8.2 D触发器 189

8.2.3带异步置位复位上升沿的D触发器 190

8.2.4带异步复位和输入使能上升沿的D触发器 191

8.3 T触发器 192

8.4 RS触发器 193

8.5 JK触发器 194

8.6.1 4位锁存器 196

8.6.2 串行输入、并行输出移位寄存器 196

8.6寄存器 196

8.6.3通用寄存器 197

8.6.4三态8进制D型寄存器 198

8.6.5 8位同步置数、清零寄存器 199

8.6.6移位寄存器TTL164 200

8.6.7 8位移位寄存器的结构级描述 201

8.6.8桶形移位寄存器的两种实现方式 202

8.7计数器 206

8.7.1带异步清零和计数使能的8位同步二进制计数器 206

8.7.2带异步清零和计数使能的十进制计数器 207

8.7.3异步计数器 208

8.8存储器 209

8.8.1存储器描述中的一些共性问题 209

8.8.2 ROM只读存储器 210

8.8.3 RAM随机存储器 212

8.8.4基于ROM的波形产生器 213

8.8.5先入先出（FIFO）存储器 214

8.8.6 16字8位的RAM行为级描述 216

8.8.7 256字8位ROM行为级描述 217

8.8.8堆栈 219

8.9综合举例 221

8.9.1分频器 221

8.9.2延迟电路 224

8.9.3 8位无符号乘法器 225

8.9.4使用Generate参数的n位加法器 226

8.9.5序列检测器 227

8.9.6 16位ADC 228

8.9.7 16位DAC 229

8.9.8经典的2-Process状态机描述与Test Bench 229

8.9.9使用变量描述的状态机 231

8.9.10异步Reset状态机 233

8.9.11 具有Moore and Mealy型输出的状态机 234

8.9.12 多输出逻辑的Moore型状态机 236

8.9.13总线描述 237

8.9.14定时器的设计 240

8.10综合 245

8.10.1 RTL级描述 246

8.10.2综合中的约束 248

8.10.3属性描述 249

8.10.4工艺库 251

8.10.5综合的基本步骤 252

第9章FPGA加载综述 261

9.1 FPGA加载的数据流格式 261

9.2.2延迟配置模式 262

9.2 FPGA的上电配置过程 262

9.2.1初始化 262

9.2.3启 动 263

9.2.4启动时序 264

9.3 FPGA加载的几种方式 264

9.3.1主动串行模式 265

9.3.2从动串行模式 266

9.3.3主动并行模式 267

9.3.4同步外围模式 268

9.3.5异步周边模式 269

9.3.6菊花链方式 270

9.4 CCLK的频率设置 271

9.5 JTAG链及其工作方式 271

9.5.1边界扫描简介 271

9.5.2 JTAG配置可编程器件 272

9.5.3多个JTAG器件连接 273

9.6 VIRTEX芯片的加载 273

10.1.1 MAX+PLUSII概况 276

第10章软件介绍 276

10.1 MAX+PLUSII软件 276

10.1.2 MAX+PLUSII软件的流程 277

10.1.3建立和编辑一个VHDL工程文件 278

10.1.4 VHDL语言程序的编译 280

10.1.5 VHDL语言程序的仿真 282

10.1.6原理图输入法 285

10.1.7器件编程 288

10.2 Active_HDL集成环境 290

10.2.1 Active_HDL的VHDL语言设计、编译与仿真 291

10.2.2 Active_HDL的状态机设计、编译与仿真 296

10.3 Synplify的使用 302

第11章数值系统的状态模型 307

11.1二态数值系统 307

11.2三态数值系统 308

11.3 四态数值系统 309

11.4九态数值系统 310

11.5十二态数值系统 312

11.6 四十六态数值系统 313

第12章HDL编码风格与编码指南软件介绍 315

12.1 HDL编码风格 315

12.1.1文件头和修订列表 315

12.1.2联机注释 317

12.2 VHDL命名通用规则 317

12.3 VHDL命名具体规则 319

12.3.1实体和结构 319

12.3.2端 口 319

12.3.3结构体 319

12.3.4元件 320

12.3.5配置 320

12.3.6包、函数和过程 320

12.3.7枚举、数据类型、记录和数组 320

12.3.10测试工作台 321

12.3.9进程和块 321

12.3.8信号和变量 321

12.3.11文件和目录结构 322

12.3.12其他 322

12.4 VHDL注释 322

12.5 VHDL代码标准格式 322

12.6 VHDL编码指导 324

12.6.1通用指导 324

12.6.2可移植性编码指导 328

12.6.5总线 330

12.6.6通用规则 330

12.6.3复位 330

12.6.4时钟 330

12.6.7 VHDL代码指导原则 331

12.7 VHDL保留字 333

附录 中英文对照表 335

习题与思考题 340

参考文献 342