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译者的话 1

第三版前言 1

第二版前言 1

第一版前言 1

第1章数字系统和VLSI 1

1.1 为什么要进行集成电路设计 1

目 录 1

1.2 IC制造 3

1.2.1 工艺 3

1.2.2技术经济分析 5

1.3.1 COMS电路技术 11

10.5版图分析 4 11

1.3 COMS工艺 11

1.3.2功耗 12

1.3.3设计和可测性 12

1.4 IC设计技术 13

1.4.1层次设计 14

1.4.2抽象设计 17

1.4.3计算机辅助设计 22

1.5发展趋势 23

1.6 小结 24

1.7文献介绍 24

习题 24

2.2制造工艺 26

2.1 引言 26

第2章晶体管和版图 26

2.2.1概述 27

2.2.2制造步骤 28

2.3晶体管 31

2.3.1晶体管的结构 31

2.3.2简单的晶体管模型 34

2.3.3晶体管寄生效应 36

2.3.4阱的引线孔和闩锁现象 37

2.3.5晶体管的高阶特性 40

2.3.6泄漏电流与亚阈值电流 44

2.3.7晶体管的高级结构 45

2.3.8 Spice模型 45

2.4导线和通孔 46

2.4.1导线的寄生效应 48

2.4.2铜连线的趋肤效应 54

2.5设计规则 55

2.5.1制作缺陷 56

2.5.2按比例缩小的设计规则 58

2.5.3 SCMOS设计规则 59

2.5.4标准工艺参数 62

2.6版图设计和工具 62

2.6.1 电路版图 62

2.6.2棍图 65

2.6.3层次棍图 67

2.6.4版图设计和分析工具 70

2.6.5自动版图工具 74

2.7文献介绍 76

习题 76

第3章逻辑门 82

3.1 引言 82

3.2组合逻辑函数 82

3.3静态互补逻辑门 84

3.3.1门级结构 85

3.3.2基本门电路的版图 89

3.3.3逻辑级 91

3.3.4时延和传输时间 95

3.3.5功耗 102

3.3.6速度功率积 104

3.3.7版图和寄生效应 104

3.3.8驱动大负载 107

3.4开关逻辑 108

3.5交替的门电路 109

3.5.1准nMOS逻辑 109

3.5.2 DCVS逻辑 111

3.5.3多米诺逻辑 113

3.6低功耗逻辑门电路 117

3.7电阻性互连线的时延 122

3.7.1 RC传输线的时延 122

3.7.2通过RC树的时延 125

3.7.3在RC传输线中插入缓冲器 127

3.7.4 RC线路中的串扰 128

3.8感性互连线的延时 131

3.8.1 基本RLC电路 131

3.8.2 RLC传输线的时延 132

3.8.3 RLC传输线中插入缓冲器 135

3.9 文献介绍 136

习题 136

第4章组合逻辑网络 140

4.1 引言 140

4.2基于标准单元的版图 140

4.2.1单行版图设计 141

4.2.2标准单元版图设计 148

4.3模拟 150

4.4.1扇出 153

4.4组合网络的时延 153

4.4.2路径时延 155

4.4.3晶体管尺寸 159

4.4.4自动逻辑优化 163

4.5逻辑和互连线的设计 164

4.5.1时延的建模 165

4.5.2连线尺寸 166

4.5.3插入缓冲器 167

4.5.4串扰的最小化 168

4.6功率优化 172

4.6.1功率分析 172

4.7开关逻辑网络 175

4.8组合逻辑的测试 178

4.8.1逻辑门的测试 180

4.8.2组合网络测试 182

4.9文献介绍 184

习题 184

第5章时序机 188

5.1 引言 188

5.2锁存器和触发器 188

5.2.1 储存元件的种类 188

5.2.2锁存器 190

5.2.3触发器 196

5.3时序系统和时钟规则 197

5.3.1触发器单相系统 200

5.3.2锁存器两相系统 201

5.3.3高级时钟分析 208

5.3.4时钟发生器 213

5.4时序系统设计 214

5.4.1 时序机的结构规范 214

5.4.2状态转换图和表 216

5.4 3状态分配 222

5.5功率优化 227

5.6设计确认 228

5.7时序测试 229

5.8文献介绍 236

习题 236

第6章子电路系统设计 238

6.1 引言 238

6.2 子电路系统设计原理 240

6.2.1流水线 240

6.2.2数据通道 241

6.3组合移位器 245

6.4加法器 247

6.5算术逻辑单元 252

6.6乘法器 254

6.7高密度存储器 261

6.7.1 ROM 262

6.7.2静态RAM 263

6.7.3 三管动态RAM 266

6.7.4单管动态RAM 269

6.8现场可编程门阵列 272

6.9可编程逻辑阵列 272

6.10文献介绍 275

习题 276

7.1 引言 278

7.2版图规划方法 278

第7章版图规划 278

7.2.1 区块布局和通道定义 281

7.2.2全局布线 286

7.2.3开关盒布线 287

7.2.4功率分布 288

7.2.5时钟分布 290

7.2.6版图规划技巧 295

7.2.7设计确认 295

7.3芯片外的连接 296

7.3.1封装 296

7.3.2 I/O结构 299

7.3.3压焊块的设计 300

7.4文献介绍 304

习题 304

8.2.1硬件描述语言的模块化 308

第8章体系结构设计 308

8.1 引言 308

8.2硬件描述语言 308

8.2.2 VHDL 313

8.2.3 Verilog 322

8.2.4用C语言作为硬件描述语言 328

8.3寄存器传输级设计 329

8.3.1数据通道——控制器的体系结构 331

8.3.2 ASM图的设计 333

8.4高级综合 340

8.4.1功能性建模的编程 341

8.4.2数据 342

8.4.3控制 350

8.4.4数据和控制 356

8.4.5设计方法学 358

8.5.1 电压大小按比例缩放的驱动结构 359

8.5低功耗结构 359

8.5.2省电模式 360

8.6系统芯片和嵌入式CPU 361

8.7体系结构的测试 365

8.8文献介绍 368

习题 368

第9章芯片设计 371

9.1 引言 371

9.2设计方法 371

9.3 Kitchen定时器芯片 377

9.3.1定时器的规范和结构 378

9.3.2结构设计 379

9.3.3逻辑和布局设计 384

9.3.4设计确认 392

9.4微处理器数据通道 393

9.4.1数据通道组成 393

9.4.2时钟化和总线设计 395

9.4.3逻辑和版图设计 396

9.5文献介绍 398

习题 398

第10章CAD系统和算法 400

10.1 引言 400

10.2CAD系统 401

10.3开关级模拟 401

10.4版图综合 403

10.4.1布局 404

10.4.2全局布线 407

10.4.3详细布线 408

10.6时序分析和优化 412

10.7逻辑综合 416

10.7.1 与工艺无关的逻辑优化 417

10.7.2 与工艺有关的逻辑优化 424

10.8测试发生器 426

10.9时序机的优化 428

10.10调度和约束 429

10.11软硬件协同设计 431

10.12文献介绍 432

习题 432

附录A词汇表 434

附录B芯片设计工程 446

B.1分类规划思想 446

B.2 工程建议和规范 447

B.3 设计规划 447

B.4设计检查点及文档 449

B.4.1 子系统检查 449

B.4.2第一次版图检查 449

B.4.3 工程完成 449

附录C Kitchen定时器模型 450

C.1 用C语言描述的硬件模型 450

C.1.1模拟 452

C.1.2实例 460

参考文献 463